WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!

Авторефераты по темам  >>  Разные специальности - [часть 1]  [часть 2]

Акселератор планирования размещения задач в кластерных вычислительных системах высокой готовности

Автореферат кандидатской диссертации

 

На правах рукописи

 

 

Аль–Мараят Бакер Ибрахим

 

 

 

Акселератор планирования размещения задач в кластерных вычислительных системах высокой готовности

 

05.13.05 – Элементы и устройства вычислительной техники и систем управления

 

 

АВТОРЕФЕРАТ

диссертации на соискание ученой степени

кандидата технических наук

 

 

 

 

 

 

Курск – 2008


Работа выполнена в ГОУ ВПО «Курский государственный технический университет» на кафедре вычислительной техники в совместной научно-исследовательской лаборатории Центра информационных технологий в проектировании РАН и Курского государственного технического университета: «Информационные распознающие телекоммуникационные интеллектуальные системы»

Научный руководитель:

доктор технических наук, профессор                       Типикин Александр Петрович

официальные оппоненты:

доктор технических наук,                                              Бурмака Александр Александрович

Старший научный сотрудник

кандидат технических наук                                       Тюпин Дмитрий Викторович

 

Ведущая организация:

Тульский Государственный университет

 

 

Защита диссертации состоится «12» мая 2008 г. в 16 часов на заседании диссертационного совета Д 212.105.02 при Курском государственном техническом университете по адресу: 305040, г. Курск, ул. 50 лет Октября, 94 (конференц-зал).

С диссертацией можно ознакомиться в библиотеке университета.

 

Автореферат разослан «10» апреля 2008 г.

Ученый секретарь совета по защите

докторских и кандидатских

диссертаций Д 212.105.02                                                                             Е.А. Титенко


 ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы. Планирование оптимального размещения задач по множеству обрабатывающих процессоров – важный этап в процедурах подготовки комплекса взаимодействующих программ к параллельной обработке в мультикомпьютерах и кластерных системах. Оно выполняется с целью минимизации величин коммуникационных задержек, обусловленных способом обмена данными между задачами в ходе их обработки путем передачи сообщений между процессорами. Неудачное распределение задач между процессорами может привести к появлению длинных составных и перекрывающихся маршрутов транзитной передачи данных, возрастанию коммуникационных задержек и существенному снижению степени ускорения обработки, ожидаемой от распараллеливания.

В связи с началом освоения отказоустойчивых мультикомпьютеров и кластеров высокой готовности повышаются требования к скорости выполнения процедур планирования размещения задач. Быстрое восстановление правильности функционирования системы путем реконфигурации ее структуры с отключением неисправного процессора и заменой его резервным, расположенным обычно вне поля обрабатывающих процессоров, приводит к существенному изменению конфигурации связей между ними и образованию длинных и перекрывающихся маршрутов передачи данных. Они могут быть уменьшены и разнесены путем оперативного переразмещения задач. В то же время процедуры планирования размещения являются комбинаторными, имеют большую вычислительную сложность и поэтому могут привести к существенному увеличению времени восстановления и снижению коэффициента готовности системы. Отказываться из-за этого от переразмещения задач перед рестартом восстанавливаемой системы нецелесообразно, так как возросшие коммуникационные задержки могут привести к такой потере системной производительности, которая превысит ожидаемый выигрыш от применения параллельной многопроцессорной обработки комплекса взаимодействующих программ. Поэтому для уменьшения времени восстановления многопроцессорных кластерных систем необходимо многократно снизить затраты времени на планирование размещения задач. Этого можно достичь путем создания специализированного ускоряющего вычислительного устройства (акселератора), а при разработке алгоритмов его функционирования целесообразно найти новый метод снижения вычислительной сложности процедур планирования размещения задач по процессорам матричных базовых блоков кластерных систем высокой готовности.

В связи с вышеизложенным актуальной является научно-техническая задача многократного повышения скорости выполнения процедур планирования размещения параллельно обрабатываемых задач по процессорам кластерной системы путем реализации названных процедур в специализированном вычислительном устройстве.

Объект исследования: алгоритмы и технические средства реализации процедуры планирования размещения задач по процессорам кластерной вычислительной системы высокой готовности.

Предмет исследования: метод ускорения выполнения процедур планирования размещения задач в матричном базовом блоке кластерной системы, алгоритм функционирования и структурно-функциональная организация специализированного вычислительного устройства планирования размещения.

Работа выполнена по плану инициативных НИР 2005–2007 г.г. кафедры вычислительной техники Курского государственного технического университета

Цель диссертации: разработка метода ускорения составления плана субоптимального размещения задач по процессорам матричного базового блока кластерной системы, алгоритма, структурной и функциональной схем специализированного вычислительного устройства планирования размещения, позволяющих многократно снизить затраты времени на планирование размещения и уменьшить время восстановления кластера.

Задачи исследований:

  • Анализ известных методов планирования субоптимального размещения задач по процессорам мультикомпьютеров и кластерных систем и способов построения акселераторов планирования размещения (АПР).
  • Разработка метода ускорения составления плана субоптимального размещения задач по сравнению с известными программными и аппаратными реализациями процедуры планирования размещения.
  • Разработка методики ускоренного программно-аппаратного выполнения процедур планирования размещения задач по процессорам матричного базового блока кластерных систем высокой готовности.
  • Разработка алгоритма функционирования, структурной и функциональной схем специализированного вычислительного устройства планирования размещения задач в матричном базовом блоке.
  • Программное моделирование алгоритма функционирования АПР, оценка достигаемого ускорения составления плана размещения задач и производительности АПР.

Научная новизна результатов диссертации:

  • Разработан метод ускорения поиска субоптимального варианта размещения задач по процессорам, основанный на целенаправленных перестановках строк и столбцов матрицы обмена информацией (МОИ) между задачами и мин–максном критерии оптимизации, отличающийся применением контроля степени уменьшения величин коммуникационных задержек в ходе направленных перестановок и позволяющий снизить общее число требуемых перестановок.
  • Разработана методика укоренного программно-аппаратного выполнения процедур планирования размещения задач в матричном базовом блоке кластерной системы, отличающаяся тем, что в каждом шаге поиска на аппаратном уровне реализуется быстрое вычисление максимального значения полученных величин задержек, а на программном уровне акселератора – перестановка строк и столбцов МОИ, анализ отношения достигнутого мин–максного значения задержки к гипотетической минимально возможной ее величине, принятие решения о целесообразности продолжения поисковых перестановок, и позволившая в результате контроля достижения заданного порогового значения названного отношения отбрасывать большое число заключительных неэффективных перестановок и многократно повысить скорость поиска субоптимального варианта размещения.
  • Разработаны алгоритмы, структурные и функциональные схемы микропроцессорного акселератора планирования размещения с двухуровневой организацией, отличающегося аппаратной реализацией нижнего уровня нахождения максимального значения коммуникационных задержек в виде пятиступенчатого конвейерного вычислительного устройства, содержащего в том числе трехступенчатый матрично–конвейерный блок умножения и рекуррентный блок выделения максимума, и позволившего повысить производительность по сравнению с программной реализацией на современных многоядерных процессорах.

Достоверность результатов диссертационной работы обеспечивается корректным и обоснованным применением аппарата математической логики, положений и методов теории множеств, графов, теории вероятностей и математической статистики, теории проектирования ЭВМ, а также подтверждается имитационным моделированием с использованием зарегистрированных программных средств.

Практическая ценность результатов исследований:

  • В результате программного моделирования и статистических исследований алгоритма функционирования разработанного акселератора показано, что скорость составления плана субоптимального размещения задач по процессорам матричного базового блока кластерной системы может быть повышена в 10 раз по сравнению с программной реализацией разработанного алгоритма в управляющей машине кластера и в 100 раз по сравнению с известными алгоритмами, основанными на поиске субоптимального размещения методом ветвей и границ.
  • Для поддержки процедур принятия решений разработаны алгоритм вычисления на программном уровне гипотетической минимально возможной величины коммуникационной задержки, а также методика и устройство оперативной проверки качества размещения задач, позволяющие уменьшить потерю степени снижения коммуникационных задержек после маршрутизации.
  • Разработанная методика ускоренной процедуры планирования размещения позволяет уменьшить коммуникационные задержки в базовых блоках кластерных систем в 1.5…4 раза. Снижение этого выигрыша по сравнению с лучшими результатами, достигаемыми за счет больших затрат времени на поиск, не превышает 16…19%.

На защиту выносится следующие научные результаты:

  • Метод ускорения поиска субоптимального варианта размещения задач, основанный на мин–максном критерии оптимизации, отличающийся применением контроля степени уменьшения величин коммуникационных задержек в ходе направленных поисковых перестановок строк и столбцов матрицы обмена информацией между задачами и позволяющий снизить общее число требуемых перестановок.
  • Методика ускоренного программно-аппаратного выполнения процедур планирования размещения задач по процессорам матричного базового блока кластерной системы, отличающаяся вынесением на аппаратный уровень акселератора вычислительно сложного этапа нахождения максимума задержек, образующихся в результате поисковой перестановки, а на программный уровень – выполнения очередной перестановки, выделения минимума из последовательности названных максимумов по результатам ряда перестановок, принятия решений о целесообразности инициализации поиска или о прекращении поиска и отбрасывании заключительных неэффективных перестановок, позволившая многократно повысить скорость поиска субоптимального варианта размещения.
  • Алгоритм вычисления гипотетической минимально возможной величины коммуникационной задержки, основанный на допущении о тождественности топологий связей между размещаемыми задачами и связей между процессорами и позволивший определить требуемую для принятия решения пороговую величину кратности превышения достигаемого в процессе поиска мин–максного значения задержки над названной минимально возможной ее величиной.
  • Алгоритмы и структурно–функциональная организация двухуровневого микропроцессорного акселератора планирования размещения задач, отличающегося аппаратной реализацией нижнего уровня нахождения максимума коммуникационных задержек в виде пятиступенчатого конвейерного вычислительного устройства, содержащего в том числе трехступенчатый матрично–конвейерный блок умножения, и позволившего повысить производительность по сравнению с программной реализацией на современных многоядерных процессорах.

Практическое использование результатов работы. Основные научные результаты и выводы диссертации внедрены в учебном процессе на кафедре вычислительной техники КурскГТУ при проведении занятий по дисциплинам «Организация ЭВМ и систем», «Теоретические основы организации многопроцессорных комплексов и систем».

Апробация работы. Основные положения и результаты диссертации обсуждались и получили положительную оценку на следующих конференциях и семинарах: на седьмом Международном научно-практическом семинаре «Практика и перспективы развития партнерства в сфере высшей школы» (Известия ТРТУ–ДонНТУ, Таганрог, 2006), на VII Международной научно–практической конференции «Методы и алгоритмы прикладной математики в технике, медицине и экономике (Новочеркасск, 2007).

Публикации. Содержание диссертации опубликовано в 7 работах, среди которых имеется 1 статья в научных изданиях, входящих в перечень ВАК Минобрнауки РФ, один патент РФ на изобретение и свидетельство о регистрации программы ЭВМ.

Личный вклад соискателя. Все выносимые на защиту научные результаты получены соискателем лично. В работах по теме диссертации, опубликованных в соавторстве, личный вклад соискателя определяется следующим образом: в [1,3] алгоритм и методика поиска размещения близкого к субоптимальному, в [1,4,5] принцип построения аппаратной части акселератора, в [2,6] критерий оценки качества размещения, в [7] методика тестирования программы.

Структура и объем работы. Диссертация включает введение, четыре главы, заключение, приложения и список литературы из 61 наименований. Работа содержит 147  страниц текста (с учетом приложений) и поясняется 36 рисунками и 6 таблицами.

Области возможного использования. Результаты диссертационной работы могут быть использованы в кластерных системах высокой готовности, например, в случае отказа одного из процессорных модулей, когда необходимо оперативное переразмещение задач. Применение разработанного акселератора позволит дополнительно снизить затраты времени на планирование размещения задач и организовать оперативное переразмещение задач перед рестартом восстанавливаемой системы без существенного снижения ее коэффициента готовности, а также уменьшить сложность алгоритмов последующей маршрутизации параллельной передачи сообщений в матричных многопроцессорных системах.


ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснована актуальность, сформулированы цель и задачи исследования, перечислены результаты, выносимые на защиту, отмечена их научная новизна и практическая ценность.

В первой главе выполнен анализ известных методов и алгоритмов планирования размещения задач в кластерных вычислительных системах, проводится обзор современных кластерных систем, дана их краткая характеристика, рассмотрены известные методы определения коммуникационной задержки. При высокой загрузке кластерной системы задачи, между которыми передаются большие объемы данных, должны быть по возможности  назначены на соседние процессоры, а обмены информацией между отдельными кластерными блоками необходимо минимизировать. Одним из факторов, сдерживающим рост производительности современных мультикомпьютеров и кластерных систем, является большая коммуникационная задержка. Методом ее снижения является планирование размещения задач. На содержательном уровне задача размещения может быть представлена как выбор такого варианта распределения задач между модулями параллельной системы (ПС), которому соответствует минимальное время выполнения комплекса взаимодействующих задач в целом.

Известные методы планирования размещения задач обладают большим временем поиска за счет большого числа вариантов перебора и решают эту задачу в основном программным путем. Для кластерных систем высокой готовности это является неприемлемым, что приводит к необходимости применения аппаратных средств. В тоже время существующие аппаратные средства поиска субоптимального варианта размещения имеют узкую специализацию и обладают большой прогнозируемой аппаратной сложностью. В связи с этим целесообразно разработать такую структурно-функциональную организацию специализированного ускоряющего вычислительного устройства (акселератора), которая была бы основана на типовых БИС микропроцессорных систем и в которой увеличение размера матричной топологии ПС приводило бы к лишь к увеличению требуемой емкости модулей оперативной памяти. Так как алгоритм функционирования данного узко специализированного акселератора составляется в строгом соответствии с процедурой планирования размещения задач, многократное ускорение ее выполнения аппаратными средствами в данной работе достигается прежде всего за счет снижения вычислительной сложности самой реализуемой процедуры.

Во второй главе поставлена задача уменьшения коммуникационной задержки в кластерных вычислительных системах путем субоптимального размещения комплекса взаимодействующих параллельно обрабатываемых программ по процессорам системы, формализована задача размещения и разработан метод ускорения поиска субоптимального варианта размещения. Ускоренная процедура размещения комплекса взаимосвязанных задач разработана на примере 64-хпроцессорного матричного базового блока кластерной системы МВС-1000М.

Размещение задач в кластерной системе выполняется за два этапа: вначале – предварительное распределение подмножеств задач между кластерными базовыми блоками для минимизации трафика коммутационной среды Myrinet, а затем – локальное размещение каждого из подмножеств задач, позволяющее снизить коммуникационную задержку при обмене данными между задачами внутри каждого базового кластерного блока. Для этого необходимо найти такой способ распределения задач между процессорами базового кластерного блока, который минимизирует топологические расстояния между подзадачами, обменивающимися  большими объемами информации.

Разработанный метод ускорения поиска субоптимального варианта размещения задач по процессорам базового матричного кластерного блока основан на следующем подходе.

Пакет взаимодействующих программ (задач), запланированных к обработке в базовом блоке,  описывается графом взаимодействия задач

G=<X,E>, где  –                                                                   (1)

множество вершин графа G, вершины  которого соответствуют  задачам, а дуги связей между ними  при  взвешиваются объёмами данных , передаваемыми между задачами и сведенными в матрицу обмена информацией (МОИ) , где .

Матричный базовый блок кластерной системы представляется топологической моделью в виде графа H=<P,V>, где  – множество идентификаторов  процессорных модулей базового блока, организованных в матрицу |P|n?n, где  - число процессорных модулей базового блока; – множество межмодульных связей, задаваемых матрицей смежности  размером .

Размещение пакета программ (задач), описываемых графом G (1), в параллельной системе (ПС) может быть аналитически описано отображением

,

где , , .

(2)

Здесь  – это номер очередной перестановки задач  по процессорным модулям , соответствующий -му варианту размещения. Мощность множества  всевозможных отображений (2) равна числу всевозможных перестановок задач  в матрице :. Для описания множества длин  кратчайших маршрутов передачи данных в пределах базового блока введем матрицу минимальных расстояний (ММР) , , которая строится по матрице смежности.

Задачу планирования размещения, можно сформулировать как поиск такого отображения b*IY, что

,                                                                                  (3)

где   – коммуникационная задержка при передаче данных между процессорными модулями  и , соответствующая отображению  и вычисляемая как произведение

,                                                                                            (4)

где  и ,

а .                                                                                    (5)

Присутствующий в (4) сомножитель С не учитывается в выражениях (3,5) и последующем анализе, так как он обратно пропорционален постоянной скорости передачи данных и поэтому не влияет на результаты минимизации по (3).

Поиск наилучшего варианта размещения b* по критерию (3) является сложной переборной задачей. Одним из путей его ускорения может быть применение целенаправленных перестановок строк и столбцов матрицы МОИ с выбором в ней aк-го места перестановки ее элемента  по критерию:

,                                                                                                                   (6)

где  – одноименные элементы матрицы ММР;  – элемент МОИ, которому соответствует , найденный в предыдущем шаге перестановок.

Новизна подхода состоит в том, что общее число требуемых перестановок можно дополнительно уменьшить, если отбросить явно нецелесообразные из них, разрешая очередную перестановку по следующим дополнительным критериям:

,                                                                                                   (7)

.                                                                                                                  (8)

Многократное ускорение поиска возможно за счет допустимого снижения выигрыша на снижение величины коммуникационной задержки, например, не более, чем на 20-30%, по сравнению с лучшими результатами, достигаемыми при больших затратах времени на поиск. Для этого необходимо в ходе поиска контролировать степень уменьшения величины образующейся коммуникационной задержки (3) и принимать решение о целесообразности продолжения поисковых перестановок строк и столбцов матрицы МОИ. Процедура принятия решения основана на вычислении недостижимой минимальной оценки размещения Tinf (гипотетического минимума коммуникационной задержки) при допущении, что топологии графов G и H тождественны. При вычислении нижней оценки будем назначать дуги графа G с наибольшим весом  на самые короткие маршруты в графе H, не обращая внимания на ограничения, накладываемые фактическими связями между задачами в графе G. Соответствующий формализованный алгоритм выглядит следующим образом.

  • Переписать элементы  матрицы D в вектор-строку  так, что , где z1 и z2 – порядковые номера элементов в D'.
  • Переписать элементы  матрицы M в вектор-строку  так, что , где z1 и z2 – порядковые номера элементов в M'.
  • Положить

,

где  , а – мощность множества E, равная количеству дуг в графе G; ,  – одноименные элементы векторов  и  с одинаковыми порядковыми номерами от начала названных выше вектор–строк.

Для многократного ускорения поиска разработана следующая методика ускоренного выполнения процедур планирования размещения задач.

1. Составляются две матрицы: обмена информацией между задачами (МОИ) и кратчайших маршрутов (ММР) между процессорами в коммуникационной среде базового блока.

2. Вычисляются гипотетический минимум коммуникационной задержки Tinf и коэффициент эффективности исходного произвольного размещения задач =Tн/Тinf.

3. По порогу эффективности  принимается решение о целесообразности инициализации процедуры поиска субоптимального размещения. Под коэффициентом эффективности перестановок  понимается отношение реально полученной величины задержки (5) к гипотетической .

4. Выполняются шаги целенаправленных перестановок столбцов и строк матрицы обмена информацией. Находится максимальное значение коммуникационной задержки (5) по предыдущему варианту перестановок задач.

5. Находится минимум (3) из максимумов задержек по всем вариантам перестановок и вычисляется коэффициент эффективности .

6. Если  оказывается менее установленного порога эффективности , шаги поиска прекращаются и найденный вариант матрицы обмена информацией считается соответствующим субоптимальному размещению.

Величина порога эффективности , выбрана в результате статических исследований на программной модели алгоритма функционирования АПР.

На основании разработанных в данной главе метода ускорения поиска и методики ускорения выполнения процедур планирования размещения составлен следующий алгоритм, программно–аппаратно реализованный в двухуровневом микропроцессорном акселераторе.

  • Ввести , , , , ,  "mij=0, "m1ij=0, "m2ij=0, "m3ij=0.

2. Переписать "mij в = с изменением порядка следования элементов так, что , где z1 и z2 порядковые номера элементов .

3. Переписать "dij в = с изменением порядка следования элементов так, что , где z1 и z2 порядковые номера элементов .

Положить , где , .

5. Найти , где N – число задач.

6. Вычислить . Если , то останов, иначе перейти к п.7.

7. Принять Т0=Тн.

8. Выполнить : .

9. Принять k=1.

10. Выбрать  из .

11. Найти  из M2 такой, что , и – соответствующий ему  из D.

12. Если =1, то , k=k+1 и перейти к п.10, иначе п.13;

13. Принять i=1.

14. Если , то перейти к п. 15, иначе – п.25.

15. Если  и  и , то перейти к п.16, иначе i=i+1 и – п.14.

16. Для  выполнить операцию  и сформировать :

, ,

, ,

, , .

17. Вычислить . Если , то перейти к п.18, иначе  и – п.14.

18. Вычислить . Если , то останов и выдача М1, иначе перейти к п.19.

19. Принять : .

20. Принять Т0=Т1.

21. Принять .

22. Для  выполнить операцию  и сформировать :

, ,

, ,

, , .

23. Принять : .

24. Принять k=k+1 и перейти к п.26.

25. , k=k+1.

26. Если , то останов и выдача М1, иначе перейти к п.9

В третьей главе описаны программная модель разработанного алгоритма планирования размещения задач и результаты статистических исследований его эффективности.

Для моделирования и тестирования разработанного метода планирования размещения задач в кластерных системах была разработана на языке Си++ программная система, которая  позволяет программно реализовать алгоритм размещения, строить графики изменения показателей эффективности  и  при каждой пробной перестановке и с заданной точностью фиксировать время расчета.

Целью исследования было определение величины выигрыша  в снижении задержки в результате применения разработанного метода при разных видах и степенях заполнения МОИ, соответствующих широкому диапазону изменения степени связности между задачами пакета программ, запланированных к обработке в базовом матричном блоке. Результаты, соответствующие матрице наилучшего размещения , начальному и достигнутому отклонению задержки Т от Tinf:  и  соответственно, достигнутому выигрышу s в разах, а так же времени, затраченному на поиск, выводятся на экран.

В результате вычислительного эксперимента на ЭВМ получены зависимости показателей  от  (рис. 1) и  от Q (Рис. 2).

Рис. 1. Графики зависимости  от

Рис. 2. Графики зависимости  от количества последовательных перестановок Q: а) только по критерию (6); б) по комплексу критериев (6-8).

На рисунке 1 приняты следующие обозначения: график 1 - матрица МОИ заполнена так, что отношение элементов ; график 2  - матрица МОИ заполнена так, что отношение элементов ; график 3  - матрица МОИ заполнена так, что отношение элементов ; график 4  - матрица МОИ заполнена так, что отношение элементов .

Из приведенных графиков (Рис. 1,2) следует:

1) если , выигрыш в снижении величины задержки составляет всего  раза;

2) в связи с необходимостью выполнения избыточного количества перестановок, большая часть которых приходится на заключительную часть процедуры поиска, когда значение  перестает существенно снижаться (рис. 2), целесообразно вести порог  эффективности перестановок, который отсекал бы эти избыточные перестановки по неравенству .

Величина порога , необходимая для многократного ускорения поиска в соответствии с описанной выше методикой ускоренного выполнения процедур планирования размещения, найдена в результате определения на программной модели зависимости числа необходимых перестановок Q и степени снижения коммуникационной задержки  от относительной величины начальной задержки  (табл. 1).

Таблица 1

3

4

5

6

7

8

При пороге

С доп. критериями

Q

7004

4080

6167

4813

5204

3901

1,71

2,27

2,84

3,41

3,98

4,54

Без доп. критериев

Q

8017

4406

5976

4985

4811

4050

1,7

2,27

2,84

3,41

3,98

4,54

При пороге

С доп. критериями

Q

159

714

556

378

186

708

1,5

2

2,50

3,00

3,64

4,17

Без доп. критериев

Q

137

732

577

390

205

723

1,5

2

2,50

3,00

3,64

4,17

Без порога

С доп. критериями

Q

51884

51468

51334

51370

50544

51322

1,78

2,47

2,98

3,70

4,17

4,94

1,68

1,62

1,68

1,62

1,68

1,62

Без доп. критериев

Q

102488

102386

102666

103523

101817

102022

1,78

2,38

2,98

3,57

4,17

4,94

1,68

1,68

1,68

1,68

1,68

1,62

Из таблицы 1 и рис. 1,2 можно сделать следующие выводы. Приемлемым вариантом организации поиска субоптимального размещения является использование при принятии решения величины порога . Кроме того, использование описанных выше критериев позволяет значительно сократить время поиска до Q =160…700 перестановок и при этом обеспечивать степень снижения величины задержки в 1,5…4 раза (табл. 1). Причем снижение выигрыша в величине  по сравнению с наилучшими результатами, полученными при больших затратах времени на поиск без использования разработанной во второй главе методики ускоренного выполнения процедур планирования (без порога, табл. 1), не превышает 16-19%.

Достигнутая при этом величина ускорения выполнения процедур планирования размещения задач, установленная в результате статистических исследований на модели в широком диапазоне изменения степени связности между задачами, запланированными к обработке в базовом кластерном блоке, составляет 100 раз по сравнению с известным методом ветвей и границ.

В четвертой главе приведено описание алгоритмов функционирования, структурных и функциональных схем микропроцессорного акселератора планирования размещения (АПР) (рис. 3) с двухуровневой организацией, разработанных на основании описанных выше теоретических результатов и алгоритма планирования размещения задач.

Рис. 3. Акселератор планирования размещения задач

На рис. 3. приняты следующие обозначения: МП – микропроцессор, ОП - оперативная память, КПДП – контроллер прямого доступа в память, Прпорт - параллельный порт, Ппорт -  последовательный порт, DMX – демультиплексор, БУМК – блок умножения матрично–конвейерный, MAX – блок сравнения и нахождения максимума, УУ – устройство управления, АВПКЗ – акселератор вычисления показателя коммуникационной задержки, УПКР – устройство проверки качества размещения.

Самую частую операцию вычисления максимальной коммуникационной задержки предполагается выполнять в аппаратном ускорителе: акселераторе вычисления показателя коммуникационной задержки (АВПКЗ). Блок АВПКЗ отличается тем, что в нем применены конвейерный и матричный подходы для поэлементного перемножения векторов с одновременным подсчетом максимального произведения. В составе АВПКЗ можно выделить шесть основных функциональных блоков (Рис. 3,4). Данные с параллельного порта поступают в блок специализированного демультиплексора (DMX). В зависимости от режима работы DMX загружает одно из ОЗУ данными соответствующей разрядности. Если идет загрузка в ОЗУ2, из 8-ми разрядного порта за один цикл приема MUX принимает два 4-х разрядных слова. Если же идет загрузка в ОЗУ1, то MUX принимает два байта 16-ти разрядного слова и после их склеивания помещает целое слово в ОЗУ1. Блок умножения матричной–конвейерный (БУМК) осуществляет перемножение синхронно считанных из ОЗУ1 и ОЗУ2 двух слов и выдает результат в блок нахождения максимума (MAX). Умножение происходит конвейерно за один такт. Блок MAX находит максимум и по сигналу об окончании расчета выдает результат за три цикла вывода в порт контроллера. Устройство управления (УУ) выдает управляющие сигналы, обозначенные на рис. 3 как множество микроопераций (МО), а также значения адресов для ОЗУ1 и ОЗУ2 в режимах загрузки и вычисления.

Рис. 4. Функциональная схема акселератора вычисления показателя коммуникационной задержки

Кроме этого разработаны методика и устройство проверки качества размещения задач (Положительное решение на выдачу патента РФ по заявке №2007100634/09 (000664)), позволяющие уменьшить возможные потери в степени снижения коммуникационных задержек после маршрутизации. Названные потери могут образоваться при недостаточном качестве размещения в результате возможного наложения (перекрытия) в каналах связи между соседними процессорами нескольких маршрутов, организующих параллельную передачу данных между несколькими задачами в пределах многопроцессорного кластерного блока. Если до маршрутизации выполнить субоптимальное размещение задач разработанным в диссертации методом, то качество полученного варианта размещения будет высоким, так как все связанные задачи будут чаще всего размещены максимально близко друг к другу в соседних процессорах, а последующая маршрутизация по наиболее коротким маршрутам не приведет к их перекрытию. Разработанное устройство проверки качества размещения позволяет сравнивать качество вариантов размещения задач и инициализировать продолжение приостановленного поиска новых вариантов размещения до нахождении варианта, обладающего наилучшим качеством.

Разработанный акселератор отличается применением двухуровневой конвейерной обработки. На верхнем уровне организован двухступенчатый программно–аппаратный конвейер с совмещением во времени двух этапов каждого цикла обработки: 1) вычисление в контроллере оценок и принятие решения по результатам предыдущего шага перестановок строк и столбцов МОИ, выполнение следующего шага перестановок; 2) вычисление на нижнем аппаратном уровне в АВПКЗ показателя коммуникационной задержки, соответствующего следующему шагу перестановок. Блок АВПКЗ на нижнем уровне (Рис.4) представляет собой пятиступенчатый конвейер. Это позволило уменьшить затраты времени на выполнение процедуры планирования размещения комплекса задач в 64-процессорном базовом кластерном блоке до  тактов работы акселератора по сравнению с  тактов работы управляющей ЭВМ кластерной системы, требующимися в соответствии с результатами моделирования при программной реализации разработанного в данной диссертации алгоритма, и тем самым повысить производительность примерно в 10 раз.

В заключении сформулированы основные результаты диссертации.

В приложениях представлен пакет программ моделирования процедур планирования размещения задач в матричных базовых кластерных блоках, описание программной части, реализованной в контроллере акселератора, функциональная схема конвейерезированного блока умножения, а также справки о внедрении результатов исследований на предприятиях и в учебном процессе.

ОСНОВНЫЕ ВЫВОДЫ И РЕЗУЛЬТАТЫ РАБОТЫ

В диссертации решена актуальная научно-техническая задача многократного повышения скорости выполнения процедуры планирования размещения комплекса взаимосвязанных задач по процессорам базового блока кластерной системы путем аппаратной реализации названной процедуры и усовершенствования метода поиска субоптимального варианта размещения. Получены следующие основные результаты.

  • Разработан метод ускорения поиска субоптимального варианта размещения задач по процессорам, основанный на целенаправленных перестановках строк и столбцов матрицы обмена информации (МОИ) между задачами и мин–максном критерии оптимизации, отличающийся применением контроля степени уменьшения величин коммуникационных задержек в ходе направленных перестановок и позволяющий снизить общее число перестановок, требуемых для минимизации коммуникационных задержек.
  • Разработана методика укоренного программно-аппаратного выполнения процедур планирования размещения задач в матричном базовом блоке кластерной системы, отличающаяся тем, что в каждом шаге поиска на аппаратном уровне реализуется быстрое вычисление максимального значения полученных величин задержек, а на программном уровне акселератора – перестановка строк и столбцов МОИ, анализ отношения достигнутого мин–максного значения задержек к гипотетической минимально возможной ее величине, принятие решения о целесообразности продолжения поисковых перестановок, и позволившая в результате контроля достижения заданного порогового значения названного отношения отбрасывать большое число заключительных неэффективных перестановок и многократно повысить скорость поиска субоптимального варианта размещения.
  • Разработаны алгоритмы, структурные и функциональные схемы микропроцессорного акселератора планирования размещения с двухуровневой организацией, отличающегося аппаратной реализацией нижнего уровня нахождения максимального значения коммуникационных задержек в виде пятиступенчатого конвейерного вычислительного устройства, содержащего в том числе трехступенчатый матрично–конвейерный блок умножения и рекуррентный блок выделения максимума, и позволившего повысить производительность по сравнению с программной реализацией на современных многоядерных процессорах.
  • Для поддержки процедур принятия решений разработаны алгоритм вычисления на программном уровне гипотетической минимально возможной величины коммуникационной задержки, а также методика и устройство оперативной проверки качества размещения задач, позволяющие уменьшить потери степени снижения коммуникационных задержек после маршрутизации.
  • В результате программного моделирования и статистических исследований на модели алгоритма функционирования разработанного акселератора показано, что скорость составления плана субоптимального размещения задач по процессорам матричного базового блока кластерной системы может быть повышена в 10 раз по сравнению с программной реализацией этого же алгоритма в управляющей машине кластера и в 100 раз по сравнению с известными алгоритмами, основанными на поиске субоптимального размещения методом ветвей и границ. Коммуникационные задержки в базовых блоках кластерных систем уменьшаются в 1.5…4 раза. Снижение этого выигрыша по сравнению с лучшими результатами, достигаемыми за счет больших затрат времени на поиск, не превышает 16…19%.
  • Разработаны пакет программ моделирования на ЭВМ процедуры планирования размещения задач в матричном базовом кластерном блоке, позволивший оценить производительность акселератора, а также программа микропроцессорного контроллера, реализующая верхний уровень конвейерного вычислительного процесса акселератора.

Результаты исследований являются необходимыми предпосылками к применению оперативного переразмещения задач по процессорам перед рестартом восстанавливаемой вычислительной системы без существенного снижения коэффициента ее готовности и с сохранением запланированной степени ускорения параллельной обработки комплекса взаимосвязанных программ.


ПУБЛИКАЦИИ ПО ТЕМЕ ДИССЕРТАЦИИ

Статьи, в научных изданиях, входящих в перечень ВАК

Министерства образования и науки РФ

  • Мараят Б.И. Акселератор планирования размещения задач в кластерных вычислительных системах высокой готовности [Текст] / Б.И. Мараят, Д.Б. Борзов, А.П. Типикин // Известия вузов. Приборостроение, 2008, №2, С. 29-33.

Патент

2. Мараят Б.И. Устройство оценки качества размещения в системах с матричной организацией [Текст] / Б.И. Мараят, Д.Б. Борзов, Т.А. Заикина, М.Х. Наджаджра // Положительное решение на выдачу патента РФ по заявке №2007100634/09(000664)).

Депонированные рукописи

  • Мараят Б.И. Методика планирования размещения задач в матрично–торроидальных базовых блоках кластерных мультикомпьютеров [Текст] / Б.И. Мараят, Д.Б. Борзов // Деп. в ВИНИТИ 18.07.06 г., №961-В 2006
  • Мараят Б.И. Алгоритмы и принцип организации аппаратных средств ускорения составления плана размещения задач в кластерных мультикомпьютерах [Текст] / Б.И. Мараят, Д.Б. Борзов, А.П. Типикин // Деп. в ВИНИТИ 25.10.07 г., №998-В 2007.

Материалы конференций

  • Мараят Б.И. Устройства планирования размещения задач в матричных системах [Текст] / Б.И. Аль-Мараят, Д.Б. Борзов // Практика и перспективы развития партнерства в сфере высшей школы: материалы седьмого Международного научно-практического семинара.– Известия ТРТУ–ДонНТУ. В 3-х книгах. Таганрог. Изд-во ТРТУ. Кн. 1. 2006, № 6. – C 57-63.
  • Мараят Б.И. Устройство оценки качества размещения в системах с матричной организацией [Текст] / Б.И. Мараят, Д.Б. Борзов, М.И. Гладилина // Материалы VII Международной научно–практической конференции «Методы и алгоритмы прикладной математики в технике, медицине и экономике. Часть 1», – Новочеркасск, 2007.– С. 66-69.

Свидетельство о регистрации программы для ЭВМ

7. Свидетельство о регистрации программы для ЭВМ №2008610132. Метод перестановки строк и столбцов в матрице обмена информацией для планирования размещения задач в матричных базовых блоках кластерных систем [Текст] / Б.И. Аль-Мараят, Д.Б. Борзов, А.С. Масалов // свидетельство о гос. рег. прог. на ЭВМ, 9.01.2008.

Соискатель                                                                                                Б.И. Аль–Мараят


Подписано в печать __._____. 2008. Формат 60?84 1/16.

Печ. л. 1.0. Тираж 100 экз. Заказ ___

Курский государственный технический университет.

Издательско-полиграфический центр

Курского государственного технического университета.

305040, г. Курск, ул. 50 лет Октября, 94

 
Авторефераты по темам  >>  Разные специальности - [часть 1]  [часть 2]



© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.