WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

загрузка...
   Добро пожаловать!

Pages:     | 1 | 2 ||

- проводимость транзистора равна нулю, если он закрыт, и отлична от нуля, если он открыт. Режим транзистора определяется логическим значением на его затворе. Проводимость рассчитывается исходя из предположения, что она прямо пропорциональна ширине его канала.

Оценка емкостей проводится только для тех узлов, которые переключаются при заданном переключении на входе. При этом, для перехода к П-модели, емкость каждого из внутренних узлов преобразуется в две боковые емкости.

Для того чтобы не занижать реальную оценку задержки, необходимо каждое неопределенное состояние узла схемы рассматривать как потенциальное переключение. Это заставляет внести изменения в процедуры анализа логики и оценки емкостей и проводимостей. Так, общая проводимость любого из узлов схемы, за невозможностью ее точной оценки, заменяется двумя крайними значениями – минимальным и максимальным. Первое используется для нижней оценки проводимости ( min(g)), второе – для верхней оценки емкости ( max(C)). Возможная максимальная задержка определяется как max(D)= max(C) min(g).

Реализация метода ветвей и границ заключается в следующем:

Задаются входные наборы до и после переключения, при этом известны значения лишь части входных сигналов до и после переключения, а остальные входы неизвестны. Ниже приведены основные шаги алгоритма:

Шаг 1: Установить наихудшую задержку равной нулю.

Шаг 2: Выбрать из списка входов вход с неопределенным состоянием. Установить начальное и конечное состояния входа последовательно равными нулю и единице. Для каждого из двух вариантов значений выполнить шаг 3.

Шаг 3: Если найденный входной набор удовлетворяет условиям переключения и приводит к большей задержке, чем при найденном ранее наборе, то задержка, найденная для данного набора, становится наихудшей.

Шаг 4: Если сохранились неопределенные входы, перейти к следующему входу с неопределенным состоянием, для которого повторить шаги 2-3.

Пятая глава посвящена практической реализации и апробации предложенных методов с помощью численных экспериментов. Блок-схема предлагаемого алгоритма поиска критических входных наборов для характеризации сложнофункционального блока представлена на рис. 7.

+ + Рис. 7. Общая блок-схема предложенного подхода Общая блок-схема предложенного маршрута характеризации СФ-блоков КМОП СБИС с учетом вариаций параметров транзисторов представлена на рис.8.

Рис. 8. Предложенный маршрут характеризации СФ-блоков КМОП СБИС Главное отличие предложенного подхода от существующих заключается в интеграции методов логико-временного и схемотехнического анализа в рамках одного маршрута, что позволяет достичь существенного ускорения при характеризации СФ-блока.

Разработанный маршрут был проинтегрирован в среде коммерческой САПР и опробован на реальных схемах, разрабатываемых с использованием новейших технологий с проектной нормой 65 и 45 нм. Проведено сравнение результатов предложенного подхода с результатами точного электрического моделирования.

Полученные результаты позволили сделать вывод о высокой степени эффективности предлагаемого подхода: достигнут кардинальный выигрыш (в 75-100 раз) во времени характеризации СФ-блоков за счет ускоренного процесса поиска критических тестовых входных наборов при сохранении точности при анализе быстродействия СФ-блока для найденных худших наборов (таблица 1). В таблице 1 приведены результаты сравнения на вентиле И-ИЛИ-НЕ (AOI333) и нескольких СФ-блоках (арифметико-логические устройства и умножитель-аккумулятор).

Таблица 1. Сравнение традиционного и предложенного метода характеризации СФ-блоков Схема Традиционный Предложенный Коэффициент (число входов/транзисторов) подход подход ускорения AOI333 (9/18) 33м 55с 27с 75.64bitMCC (130/261) 2ч 40м 25с 1м 34с 102.32bitALU1 (65/2300) 5ч 19м 8с 3м 17с 97.32bitALU2 (67/3000) 7ч 5м 9с 4м 26с 95.32X24bitMAC (59/41121) 10ч 30м 48с 7м 49с 80.

ОСНОВНЫЕ ВЫВОДЫ И РЕЗУЛЬТАТЫ РАБОТЫ 1. Разработана логико-временная модель сложно-функционального блока СБИС, сочетающая в себе логическую функцию и структуру блока на транзисторном уровне, которая позволяет ускорить процесс характеризации за счет предварительного анализа на логико-временном уровне с последующим переходом к схемотехническому моделированию для ограниченного подмножества тестовых наборов.

2. Предложены аналитические соотношения для расчета чувствительностей задержек к вариациям параметров транзисторов. Проведен цикл численных экспериментов, подтвердивших достоверность предложенных эвристических оценок на логико-временном уровне с точки зрения точности при расчете чувствительностей.

3. Разработан алгоритм поиска критических входных наборов для характеризации сложно-функциональных блоков цифровых СБИС на основе метода ветвей и границ. В отличие от известных подходов, предложенный алгоритм обеспечивает интервальный подход к формированию эквивалентной П–модели блока при оценке быстродействия СБИС на логико-временном уровне абстракции, тем самым позволяя достичь кардинального уменьшения времени характеризации схемы.

4. Разработан маршрут характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов, который в отличие от существующих маршрутов характеризации включает этапы моделирования схемы как на схемотехническом, так и на логико-временном уровне в целях достижения ускорения процесса характеризации.

5. По теме диссертации опубликовано двенадцать печатных работ, в том числе три работы опубликованы в журналах, рекомендованных ВАК Минобрнауки РФ. Результаты диссертационной работы были представлены в виде девяти докладов на всероссийских и международных конференциях;

6. Разработанные алгоритмы и методы внедрены на предприятиях ОАО «Ангстрем-М» и ИППМ РАН, а также включены в учебный процесс МИЭТ.

СПИСОК РАБОТ, ОПУБЛИКОВАННЫХ ПО ТЕМЕ ДИССЕРТАЦИИ Основные результаты диссертации опубликованы в следующих работах:

1. Каграманян Э.Р., Соловьев Р.А. Методы статистического анализа для реального маршрута проектирования // 14-ая Всероссийская межвузовская научнотехническая конференция студентов и аспирантов “Микроэлектроника и информатика”: тезисы докладов. – М.: МИЭТ, 2007. – С. 69.

2. Гудкова О.Н., Каграманян Э.Р. О методологии обучения проектированию систем на кристалле // Всероссийская межвузовская научно-практическая конференция “Актуальные проблемы информатизации. Развитие информационной инфраструктуры, технологий и систем”: тезисы докладов. – М.: МИЭТ, 2007. – С.

103.

3. Каграманян Э.Р. О методах статистического временного анализа КМОП-схем // Всероссийская межвузовская научно-практическая конференция “Актуальные проблемы информатизации. Развитие информационной инфраструктуры, технологий и систем”: тезисы докладов. – М.: МИЭТ, 2007. – С. 104.

4. Каграманян Э.Р. О влиянии статистических вариаций различной природы на работу КМОП-схем // Проектирование электронной компонентной базы и систем на кристалле. Сборник трудов под редакцией М.Г. Путри. – М.: МИЭТ, 2007. –С.

61-65.

5. Каграманян Э.Р. Модель временных параметров стандартных цифровых элементов с учетом NBTI-эффекта // 13-ая Международная открытая научная конференция “Современные проблемы информатизации в моделировании и социальных технологиях”: сборник научных трудов. – Воронеж: Научная книга, 2008. – С. 222.

6. Каграманян Э.Р. Анализ и разработка методов характеризации токовых моделей стандартных цифровых ячеек для статического временного анализа // 14-ая ежегодная международная научно-техническая конференция студентов и аспирантов “Радиоэлектроника, электротехника и энергетика”: тезисы докладов. – М.: МЭИ, 2008. – С. 321-322.

7. Брагин К.Р., Гаврилов С.В., Каграманян Э.Р. Методы логико-временного анализа для характеризации заказных блоков цифровых КМОП-схем // III Всероссийская научно-техническая конференция “Проблемы разработки перспективных микроэлектронных систем – 2008”: сб. научн. тр. / под общей ред. А.Л.

Стемпковского. – М.: ИППМ РАН, 2008. – С. 92-97.

8. Гаврилов С.В., Егоров Ю.Б., Каграманян Э.Р. Методы характеризации библиотечных элементов с учетом вариаций пороговых напряжений транзисторов // III Всероссийская научно-техническая конференция “Проблемы разработки перспективных микроэлектронных систем – 2008”: сб. научн. тр. / под общей ред.

А.Л. Стемпковского. – М.: ИППМ РАН, 2008. – С. 102-107.

9. Стемпковский А.Л., Гаврилов С.В., Каграманян Э.Р. Методы логико-временного анализа заказных блоков СБИС // Известия ВУЗов. Электроника. – 2008. - № 5. –С.

41-50.

10. Гаврилов С.В., Гудкова О.Н., Каграманян Э.Р. Методы логико-временного анализа цифровых СБИС с учетом эффектов деградации транзисторов // Известия ВУЗов. Электроника. – 2008. - № 6. –С. 30-40.

11. Каграманян Э.Р., Гудкова О.Н. Разработка модели деградации временных параметров цифровых элементов для анализа надежности нанометровых СБИС // 1-ая окружная научно-техническая конференция молодых ученых и специалистов “Радиоэлектроника, электротехника и энергетика”: тезисы докладов. – М., Зеленоград, 2009. – С. 13.

12. Гаврилов С.В., Ходош Л.С., Каграманян Э.Р. Тенденции развития моделей библиотечных элементов для статического временного анализа цифровых СБИС // Информационные технологии. – 2009. - № 3. –С. 20-24.

Подписано в печать: 24.07.2009.

Заказ № 79. Тираж 100 экз. Уч.-изд. л. 1,2. Формат 60x84 1/16.

Отпечатано в типографии ИПК МИЭТ.

124498, Москва, Зеленоград, проезд 4806, д. 5, МИЭТ.

Pages:     | 1 | 2 ||






© 2011 www.dissers.ru - «Бесплатная электронная библиотека»