WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

загрузка...
   Добро пожаловать!

Pages:     | 1 || 3 |

Проведенные исследования позволяют сделать вывод о необходимости перехода от схемотехнического к логико-временному уровню анализа схем для ускорения процесса характеризации СФ-блоков СБИС, а также создания моделей для учета вариаций параметров транзисторов на логико-временном уровне абстракции.

Решению данных задач посвящена вторая глава. Методы анализа логики для полностью заказных схем развиваются на протяжении последних двадцати лет.

Одним из основных направлений можно считать так называемые методы анализа переключательной логики. Признанным авторитетом в данном направлении исследований является профессор Рэндел Брайант из университета Карнеги Мэллоун (г. Питтсбург). Один из предложенных им методов анализа логики основан на использовании распространенного варианта представления цифровой схемы в виде BDD - диаграммы двоичных решений [Randal E. Bryant, Symbolic Boolean Manipulation with Ordered Binary Decision Diagrams]. Однако, хотя BDD довольно эффективна для анализа логических состояний, она не отражает структуру схемы на транзисторном уровне и, как следствие, не содержит полной информации для расчета задержек, емкостей узлов и проводимостей путей схемы. К тому же, для некоторых практических случаев, BDD имеет экспоненциальную зависимость сложности от размеров схемы, что при большом размере схемы делает ее использование неэффективным.

Вторым исследованным подходом к анализу логики является представление схемы в виде последовательно-параллельного направленного ациклического графа (SP-DAG-графа). В работах Р. Брайанта исследованы свойства подобных графов и предложены методы анализа логики на их основе. Вершинами SP-DAG-графа являются выходы цифровой схемы, а корнями – ее входы. Последовательные и параллельные соединения транзисторов представлены операциями И и ИЛИ.

SP-DAG-граф имеет однозначную схемную интерпретацию только в случае SPдерева. Однако при проектировании сложных заказных блоков часто используются элементы (например, КМОП-ключи), которые нарушают SP-структуру. Кроме того, такая модель схемы не включает в себя механизмов для временного анализа с учетом вариаций, так как целью Р. Брайанта был только анализ логики схемы, причем только для SP-структур: он не ставил задачи учета ее электрических свойств.

Учитывая выявленные особенности и недостатки SP-DAG-графа, в рамках диссертационной работы предложена модификация SP-DAG-графа, позволяющая учитывать структуру схемы на транзисторном уровне. Предложенная графовая модель представляет схему как совокупность двух поддеревьев путей, которые соответствуют установке значений логических “1” и “0” на выходе. На рис. приведен пример построения такой графовой модели КМОП-вентиля. Корни графа представляют собой затворы pМОП (обозначены *.v0) и nМОП (обозначены *.v1) транзисторов, подключенных к входам схемы. Знаком “+” отмечены параллельные соединения транзисторов, а знаком “*” – последовательные.

b.v1 a_.v0 a.v1 a_.v1 b_.v0 b.v0 b.v1 a.v(а) (б) Рис. 2. Пример КМОП-вентиля: принципиальная схема (a); графовая модель (б) Графовая модель, построенная таким способом, не несет в себе достаточной информации для однозначного воспроизведения структуры схемы. В диссертационной работе этот недостаток предлагается устранить введением специального “списка резолюций” в процессе экстракции логики, который является важной отличительной особенностью предложенного подхода. На каждом шаге редукции при построении графовой модели в данный список включаются все двухполюсники, соединенные с исключенным узлом. Впоследствии этот список используется для анализа логических состояний внутренних узлов схемы, а также для перерасчета емкостей.

Единичный шаг редукции может быть реализован двумя возможными способами:

1) удаление элемента и соединение двух узлов, к которым он был соединен;

2) удаление узла и преобразование всех элементов, соединенных к данному узлу.

Второй подход используется в так называемом методе гауссовского исключения и его модификациях, таких как TICER [B.N. Sheehan, TICER: Realizable Reduction of Extracted RC Circuits]. Алгоритм редуцирования схемы и формирования модели СФблока состоит из следующих основных шагов:

Шаг 1: Выбрать очередной узел для гауссовского исключения;

Шаг 2: Провести процедуру исключения выбранного узла : добавить ветви, последовательно соединяющие все пары двухполюсников, соединенных с узлом ;

Шаг 3: Пометить узел и все соединенные к нему двухполюсники как исключенные;

Шаг 4: Повторить шаги 1–3 для всех не исключенных узлов кроме выхода.

На каждом шаге исключения из схемы удаляется очередной узел, и вместо двухполюсников, соединенных с ним, появляются новые, которые являются последовательными или параллельными комбинациями предыдущих. Аналогичное преобразование использовано в программе RC–редукции TICER. Обычно гауссовское исключение подразумевает выборочное удаление узлов схемы и преобразование соединенных к удаленному узлу элементов в новые элементы на основе аппроксимации передаточной функции методом Тейлора. Метод, использованный в TICER, предусматривался для обработки массивов содержащих только R и C элементы. В отличие от TICER в рамках данной диссертационной работы этот метод применен к схеме СФ-блока на транзисторном уровне.

В итоге в отличие от моделей предложенных Р. Брайантом, графовая модель схемы, разработанная в рамках диссертационной работы, включает в себя полную информацию о структуре произвольного (в том числе не последовательнопараллельно структурированного) КМОП-блока на транзисторном уровне.

Следующая проблема состоит в определении задержек и их чувствительностей к вариациям параметров транзисторов. В третьей главе для решения этой проблемы предложен метод расчета чувствительностей временных параметров КМОП-схем к вариациям параметров транзисторов.

Информация о структуре схемы, которая содержится в ее графовой модели, не достаточна для характеризации заказной схемы с учетом вариаций параметров транзисторов. Для характеризации СФ-блока с учетом вариаций необходимо рассчитывать чувствительности временных параметров схемы к вариациям параметров транзисторов.

Наиболее распространенным методом быстрой оценки быстродействия КМОПвентилей является подход на основе элморовской модели задержки [W.C. Elmore, The Transient Response of Damped Linear Networks with Particular Regard to Wideband Amplifiers]. В этом подходе задержка проводящего пути вентиля представлена в виде произведения его эквивалентного сопротивления и емкости выходного узла. Ниже приведен расчет на примере модели задержек переключения простейшего КМОПвентиля – инвертора.

При переключении выхода из “0” в “1”, проводящим является pМОП транзистор, при обратном переключении - nМОП транзистор. Таким образом, задержки соответствующих переключений рассчитываются как DR = RPCOUT ; DF = RNCOUT Традиционное понимание элморовской задержки сводится к формулам расчета задержки на RC-дереве. Однако в случае заказного блока речь идет о сложной структуре, которая включает в себя SP-соединения и списки резолюций. Для реализации расчета задержек на такой структуре в рамках диссертационной работы решены следующие подзадачи:

- предложены эвристические формулы для задержек, сопротивлений и емкостей отдельных транзисторов с учетом вариаций порогового напряжения;

- предложены эвристические формулы расчета задержки для параллельных соединений транзисторов;

- предложены эвристические формулы расчета задержки для последовательных соединений транзисторов;

Для получения эвристик для отдельно взятых транзисторов проведен цикл экспериментов в программе HSPICE. Предложенный в диссертационной работе подход основан на использовании эквивалентной П-модели транзистора.

Для того чтобы получить формулы зависимости задержки от таких параметров как длина канала и ширина канала, пороговое напряжение МОП транзистора и т.д., в диссертационной работе предложен следующий способ расчета компонентов модели:

LN RN = ; CSN = CDN = KcN LN WN,, (1) KgN WN где LN и WN – соответственно длина и ширина канала транзистора, a K и KcN – gN коэффициенты, зависящие от технологии и определяемые посредством SPICEмоделирования.

Таким образом, RC-модель СФ-блока, построенная посредством замены транзисторов на их эквивалентные П-модели, содержит в себе информацию о временных характеристиках схемы и может быть использована для логиковременного анализа в целях характеризации. Пример такой модели для КМОП-схемы приведен на рис. 3.

(а) (б) Рис. 3. Схема цифрового вентиля (а) и ее эквивалентная RC-модель (б) Для того чтобы предложенная модель учитывала влияние вариаций параметров транзисторов, в диссертационной работе разработан метод расчета чувствительностей к вариациям ключевых параметров МОП-транзистора (например, порогового напряжения). Для расчета чувствительностей к пороговому напряжению производится перерасчет сопротивления (проводимости) транзистора на основе модели тока транзистора в режиме насыщения. В результате преобразований получены следующие зависимости:

KgVTHP (VDD - VthP ) RP = ; gP = KgVTHP (VDD - VthP ), (2) KgVTHN (VDD -VthN )RN = ; gN = KgVTHN (VDD -VthN )где KgVTHP и KgVTHN – коэффициенты, зависящие от технологии.

Зависимость сопротивления транзистора от порогового напряжения приводит к изменению соответствующей задержки. Коэффициенты чувствительности рассчитаны путем дифференцирования выражений (2) по VTH :

gP 2 gP = (VthP -VDD) gP = gP0 + VthP VthP KgVTHP VthP С целью анализа точности полученных формульных соотношений проведен цикл численных экспериментов на библиотечных вентилях в среде схемотехнического моделирования HSPICE. Максимальная погрешность предложенной модели при оценке чувствительности задержки к VTH составила 3.5%, что позволяет судить о приемлемой точности расчетов предложенным методом. На основе численных экспериментов сделан вывод о возможности использования линейной аппроксимации зависимости вариации задержки ( D ) к вариациям параметров транзисторов: например, при небольших (порядка 15%, что соответствует статистическим данным) изменениях порогового напряжения ( VTH ), зависимости задержек КМОП-вентилей от изменения порогового напряжения практически линейны (рис. 4).

D, (пс) VTH (мВ) Рис. 4. Зависимость задержки КМОП-вентиля от порогового напряжения и ее линейная аппроксимация Так как основная задача заключается в разработке метода учета чувствительностей задержек к вариациям параметров транзисторов для СФ-блока, который может включать в себя произвольную комбинации последовательных и параллельных соединений транзисторов, в рамках численных экспериментов также исследованы зависимости задержек в случаях с параллельными и последовательными соединениями. Показано, что в случае параллельного соединения (например, вентиль И-НЕ при расчете задержки “0”“1”), вариация порогового напряжения данного транзистора влияет на задержку переключения выхода только по данному входу, а в случае последовательного соединения (вентиль ИЛИ-НЕ, задержка “0”“1”) задержка от данного входа до выхода зависит от вариаций пороговых напряжений всех транзисторов проводящего пути (рис. 5).

DinDinDinDinVTH1 VTH (а) (б) Рис. 5. Зависимости задержек от порогового напряжения для (а) – вентиля И-НЕ, (б) – вентиля ИЛИ-НЕ На основе проведенных экспериментов рассчитаны коэффициенты зависимости каждой из задержек вентилей от пороговых напряжений каждого из “активных” транзисторов. Под “активным” следует понимать транзистор, который имеет влияние на данную задержку. На рис. 6 приведен пример расчета коэффициентов для вентиля 3ИЛИ-НЕ.

D, (пс) 0 20 40 60 80 VTH (мВ) Рис. 6. Расчет коэффициентов чувствительности в HSPICE Рассчитанные коэффициенты могут быть использованы при характеризации СФблока. Для задержки вентиля в диссертационной работе предложена следующая модель зависимости задержки от изменений пороговых напряжений всех активных транзисторов:

D = D0 + K1VTH1 + K2VTH 2 +... + KnVTHn, где K1...n – коэффициенты чувствительности задержки к пороговых напряжений соответствующих транзисторов.

Следующей задачей является определение входных тестовых наборов и расчет задержки. Решению данной задачи посвящена четвертая глава, в которой разработан алгоритм поиска тестовых наборов для быстрой характеризации СФблоков СБИС.

Разработанная логико-временная модель основана на графовой модели, отображающей логику работы схемы, а также на информации о ее RC-структуре, необходимой для анализа задержек. В рамках диссертационной работы в целях сохранения информации о структуре схемы при ее преобразовании в эквивалентную П-модель предложено создать и использовать так называемый “список исключений”, в котором содержится информация о всех удаленных узлах и соединенных с ними элементах при последовательных шагах редукции схемы.

Как уже отмечалось, SP-DAG-граф описывает весь процесс преобразования исходной структуры схемы в П-модель C0-R-C1, которая эквивалентна исходной схеме с точки зрения элморовской задержки. Задержка П-модели определяется следующим выражением:

D = C g, где C – выходная эквивалентная заземленная емкость; g = 1 R – эквивалентная внутренняя проводимость. Следовательно, для расчета задержки необходимо определить значения емкости и проводимости. Для этой цели используется информация, хранящаяся в SP-DAG-графе и в списке исключений.

Учет вариаций параметров транзисторов на данном этапе обеспечивается использованием формулы чувствительности для перерасчета проводимости.

Анализ задержки можно разделить на следующие основные этапы:

- Расчет логических состояний всех внутренних и выходных узлов для заданного входного набора до и после переключения;

- Расчет эквивалентных проводимостей pull-up и pull-down-цепей;

- Расчет эквивалентных нагрузочных емкостей для переключений из “1” в “0” и обратно;

- Оценка задержек переключения из “1” в “0” (fall delay) и обратно (rise delay).

Несложно заметить, что определяемая емкость будет зависеть как от предыдущих, так и от следующих значений узлов схемы. Если узел не переключается, соответствующая емкость не влияет на задержку. Также очевидно, что проводимость будет зависеть только от следующего значения узла.

Расчет логических состояний всех узлов схемы производится с помощью метода анализа переключательной логики схемы. При оценке проводимостей в данной статье делаются предположения, что:

- проводимость линейного сопротивления – постоянная величина, обратная значению резистора из исходного описания схемы;

Pages:     | 1 || 3 |






© 2011 www.dissers.ru - «Бесплатная электронная библиотека»