WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!

Pages:     | 1 |   ...   | 2 | 3 || 5 | 6 |

«a ГЛАВА 1 ВВЕДЕНИЕ 1 a РАЗДЕЛ 1 ВВЕДЕНИЕ Уолт Кестер ПРОИСХОЖДЕНИЕ ФИЗИЧЕСКИХ СИГНАЛОВ И ЕДИНИЦЫ ИХ ИЗМЕРЕНИЯ В этой книге мы будем прежде всего иметь дело с обработкой физических ...»

-- [ Страница 4 ] --

Процессоры семейства ADSP-21060 и ADSP-21062 имеют в своем составе шесть 4 разрядных портов связи (линк-портов), которые обеспечивают дополнительные возможности по вводу/выводу данных. Порты связи могут работать с двойной относительно тактовой частотой, позволяя передавать 8 бит за один цикл синхронизации процессора. Взаимодействие через порты связи особенно полезно в многопроцессорных системах, реализующих связь между процессорами по принципу точка-точка. Порты связи могут работать независимо и совместно, обеспечивая максимальную скорость передачи данных 240 Мбит/с. Данные, переданные через порт связи, представляются в виде 32 разрядных или 48-разрядных слов и могут быть считаны напрямую ядром процессора или переданы во внутреннюю память с использованием механизма DMA. Каждый порт связи имеет свои собственные буферизованные входной и выходной регистры. Управление передачей данных между портами связи осуществляется с использованием сигналов тактовой синхронизации и подтверждения. Порты связи должны быть запрограммированы либо на прием, либо на передачу данных. Порты связи отсутствуют на процессорах ADSP 21061 и ADSP-21065.

Внутренний контроллер DMA сигнального процессора семейства ADSP-2106x пересылает данные без вмешательства ядра процессора. Контроллер DMA работает независимо и незаметно для ядра процессора, позволяя проводить операции DMA тогда, когда ядро процессора выполняет свою программу. Как команды, так и данные могут быть загружены в процессор семейства ADSP-2106x с использованием передающих средств DMA. Данные в DMA передаются между внутренней и внешней памятью процессора семейства ADSP-2106x, внешними периферийными устройствами или внутренним процессором. Пересылка в DMA может также выполняться между внутренней памятью процессора семейства ADSP-2106x и его последовательными портами или портами связи.

Другой возможностью, предоставляемой механизмом DMA, является передача данных между внешней памятью и внешними периферийными устройствами системы.

Внутренняя память процессора семейства ADSP-2106x может быть загружена из 8 разрядного внешнего EPROM или из хост-процессора. К тому же, такие представители семейства, как ADSP-21060 и ADSP-21062, могут загружаться через один из портов связи.

Для загрузки могут быть использованы как 32-разрядный, так и 16-разрядный хост процессоры.

Для тестирования системы процессоры семейства ADSP-2106x используют стандарт IEEE P1149 JTAG. Этот стандарт определяет метод поочередного сканирования состояний входа/выхода каждого компонента системы. Внутрисхемный эмулятор также использует последовательный порт JTAG для доступа к встроенной системе поддержки внутрисхемного эмулятора. Эмуляторы EZ-ICE используют порт JTAG для текущего контроля и управления процессором, установленным на печатной плате, в процессе отладки. Внутрисхемный эмулятор EZ-ICE тестирует процессор на полной скорости, a поддерживая возможности модификации и чтения внутренней памяти, регистров и стеков процессора. Применение интерфейса процессора JTAG обеспечивает непрерывную внутрисхемную отладку работы системы, поскольку внутрисхемный эмулятор не влияет на загрузку и синхронизацию системы.

Архитектура процессоров SHARC не допускает появления "бутылочного горлышка" при работе процессора, возникающих вследствие несоответствия между производительностью ядра, пропускной способностью процессора ввода-вывода, объемом встроенной памяти и набором встроенных периферийных устройств, как показано на рис. 7.30. Ядро поддерживает работу с 32-разрядными данными с плавающей и фиксированной точкой.

Память вносит свой вклад в сбалансированность архитектуры своим большим размером и наличием двух портов. Ядро может осуществлять доступ через один порт, другой порт может использоваться для передачи данных процессором ввода-вывода. Процессор ввода вывода передает данные между периферийными устройствами и внутренней памятью, используя DMA, без вмешательства процессорного ядра. Такая передача происходит одновременно с операциями, выполняемыми ядром процессора.

АРХИТЕКТУРА ЯДРА ПРОЦЕССОРА СЕМЕЙСТВА ADSP-2116X, ПОСТРОЕННОГО ПО ПРИНЦИПУ "ОДНА ИНСТРУКЦИЯ – ДВОЙНОЙ НАБОР ДАННЫХ" Процессор ADSP-21160 - первый представитель второго поколения 32-разрядных DSP компании Analog Devices. Архитектура его ядра показана на рис. 7.33. Обратите внимание, что данная архитектура очень похожа на архитектуру ядра процессоров семейства ADSP-2106x, за исключением ширины шин и второго вычислительного блока с собственным умножителем, АЛУ, устройством сдвига и регистровым файлом. Такая архитектура носит название SIMD (одна инструкция – двойной набор данных) в противоположность архитектуре SISD (одна инструкция – один набор данных). Наличие второго вычислительного блока позволяет DSP обрабатывать два потока данных параллельно. Ядро может работать со скоростью до 100 MIPS. Работая на тактовой частоте 100 МГц, ядро свободно выполняет 400 MFLOPS (400 миллионов операций с плавающей точкой в секунду), а максимальное число операций может доходить до MFLOPS. Архитектура SIMD является естественным шагом на пути повышения производительности DSP компании Analog Devices. Поскольку базовая архитектура DSP компании Analog Devices позволяет работать с двойным набором операндов, добавление второго вычислительного блока способствует обработке этого набора. Переход к архитектуре, построенной по принципу SIMD, позволяет получать новые, более производительные процессоры, сохраняя при этом программную совместимость с процессорами предыдущих поколений.

a ОСОБЕННОСТИ ЯДРА ПРОЦЕССОРА ADSP-2116X – ОДНА ИНСТРУКЦИЯ, МНОГО ДАННЫХ (SIMD) КЭШ команд Таймер ЯДРО ПРОЦЕССОРА 32x48 бит СЕМЕЙСТВА ADSP-2116X СЕКВЕНСЕР DAG1 DAG ПРОГРАММ 8x4x32 8x4x PMA DMA PMD 16/32/40/48/ Комму татор DMD 32/40/ шин РЕГИ РЕГИ- СТРОВЫЙ СТРОВЫЙ ФАЙЛ ФАЙЛ 16Х40БИТ 16Х40БИТ УСТР-ВО УСТР-ВО Умножитель АЛУ Умножитель АЛУ СДВИГА СДВИГА Рис. 7. Архитектура SIMD процессора семейства ADSP-2116x включает в себя два вычислительных блока (PEx, PEy) и шины данных с удвоенным размером слова (DMD и PMD). Первый вычислительный блок PEx всегда находится во включенном состоянии.

Второй вычислительный блок PEy может быть включен путем установки соответствующего бита в регистре управления. Шины данных удвоенной ширины обеспечивают каждый вычислительный блок собственным набором данных в каждом машинном цикле. При включенном режиме SIMD каждый вычислительный блок выполняет одну и ту же команду в каждом цикле (что соответствует первой части названия архитектуры "одна инструкция"), но при этом каждый вычислительный блок оперирует своим набором данных (что соответствует второй части названия архитектуры "двойной набор данных"). Использование архитектуры SIMD позволяет повысить эффективность вычислений при выполнении алгоритмов, которые могут быть оптимизированы путем разделения обрабатываемых данных на два параллельных потока.

Для многих алгоритмов использование второго вычислительного блока уменьшает время, необходимое для выполнения программы, в два раза по сравнению с реализацией, использующей подход SISD.

Процессор ADSP-21160 имеет полный набор периферийных устройств: процессор ввода вывода, 4 Мбита статической двухпортовой памяти, встроенные возможности для построения многопроцессорных систем и набор портов (последовательные порты, порты связи, внешний порт, хост-интерфейсный порт, JTAG-интерфейс). Потребляемая процессором мощность составляет 2 Вт на частоте 100 МГц при использовании корпуса типа BGA с 400 выводами размером 27х27 мм. Пути развития процессоров семейства SHARC показаны на рис. 7.35.

a КЛЮЧЕВЫЕ ОСОБЕННОСТИ ПРОЦЕССОРА SHARC ADSP- SIMD-архитектура (одна инструкция – много данных) Программная совместимость с процессорами семейства ADSP-2106x Ядро на 100 МГц / пиковая производительность 600 MFLOPS Тот же набор периферийных устройств, что и у процессоров семейства ADSP-2106x 4Мбита статической двухпортовой памяти Организация многопроцессорных систем без дополнительных микросхем Корпус типа PBGA с 400 выводами размером 27 27 мм Рис. 7. На рис. 7.36 показаны некоторые типичные команды, используемые при программировании процессоров семействе SHARC. Обратите внимание на алгебраический синтаксис языка Ассемблера, который упрощает кодирование алгоритмов и последующее чтение программы. В одном цикле процессор SHARC производит умножение, сложение, вычитание, запись в память, чтение из памяти и вычисление новых значений указателей адреса. В том же цикле процессор ввода-вывода может пересылать данные через последовательные порты, порты связи, осуществлять доступ во внутреннюю память или DMA, обновлять указатель, использующийся для DMA.

a ПУТИ РАЗВИТИЯ ПРОЦЕССОРОВ SHARC Гарантируется программная совместимость в будущем Многопроцессорные MP HPSHARC системы ADSP-21160M • 10 GFLOPs • 64 Mбит ADSP Недорогие • 120-198 MFLOPS HP SHARC 0,5-4 Mбит • ADSP- ADSP-21161N • 1200 MFLOPs ADSP-21061 ADSP- • <<$10 SHARC Массовое производство Рис. 7. ПРИМЕР: МНОГОФУНКЦИОНАЛЬНАЯ ИНСТРУКЦИЯ ПРОЦЕССОРА SHARC f11 = f1 * f7, f3 = f9 + f14, f9 = f9 – f14, dm (i2, m0) = f13, f7 = pm (i8, m8);

В этой инструкции за один цикл процессор SHARC выполняет:

1 (2) умножения 1 (2) сложения 1 (2) вычитания ( ) = ADSP-2116x SIMD 1 (2) чтение из памяти 1 (2) запись в память 2 модификации указателей Также средства ввода/вывода процессора выполняют:

Действуют каналы последовательного порта: передача и прием данных по всем портам Работа портов связи процессоров (в многопроцессорной системе) Операции прямого доступа к памяти DMA 2 (4) модификации указателей DMA Алгебраический синтаксис языка Ассемблера упрощает программирование алгоритмов DSP Рис. 7. a ПОСТРОЕНИЕ МНОГОПРОЦЕССОРНЫХ СИСТЕМ НА ОСНОВЕ ПРОЦЕССОРОВ СЕМЕЙСТВА SHARC Цифровые сигнальные процессоры SHARC компании Analog Devices, например процессоры ADSP-21160, оптимизированы для применения в многопроцессорных приложениях, таких как телефония, обработка медицинских изображений, радары, сонары, телекоммуникационные задачи и трехмерная графика. На рис. 7.37 показаны результаты тестирования процессоров SHARC на распространенных алгоритмах цифровой обработки сигналов.

СКОРОСТНЫЕ ХАРАКТЕРИСТИКИ DSP СЕМЕЙСТВА SHARC ADSP-21065L ADSP-21160 ADSP-21160 SIMD/ SHARC SISD много каналов Тактовая частота 66 МГц 100 МГц 100 МГц Длит. цикла 15 нс 10 нс 10 нс MFLOPS средняя 132 MFLOPS 200 MFLOPS 400 MFLOPS MFLOPS пиковая 198 MFLOPS 300 MFLOPS 600 MFLOPS Комплексное БПФ на 274 мкс 180 мкс 90 мкс 1024 точки (с осн. 4) Звено КИХ фильт.

15 10 5 нс нс нс Звено БИХ фильт 60 нс 40 нс 20 нс Умножение матриц конвейер) ( [3x3] * [3x1] 135 нс 90 нс 45 нс [4x4] * [4x1] 240 нс 160 нс 80 нс нс нс нс деление(y/x) 90 60 нс Квадратный корень 135 нс 90 45 нс Рис. 7. Мультипроцессорные системы обычно используют один или сразу два метода связи между процессорными узлами в системе. Один метод предполагает использование канала связи, работающего по принципу "точка-точка". Такой метод многопроцессорной обработки данных называется потоковым (data-flow multiprocessing). При использовании другого метода процессорные узлы связываются через единую глобальную память посредством общей параллельной шины. Семейство процессоров SHARC поддерживает реализацию связи между процессорами по принципу "точка-точка" через шесть имеющихся портов связи. Процессоры SHARC поддерживают также усовершенствованный способ организации многопроцессорных систем, называемых кластерами, с общей параллельной шиной.

Для приложений, где требуется большая вычислительная мощность, а гибкость вычислительной системы не является основным параметром, потоковая обработка данных является наилучшим решением. Выполнение DSP алгоритма разделяется между несколькими процессорами, и данные проходят через них, как показано на рис 7. справа. Процессор SHARC идеально подходит для применения в таких приложениях, где требуется потоковая обработка данных, так как он не требует наличия межпроцессорного регистрового файла типа FIFO (первый вошел – первый вышел) или внешней памяти.

Каждый SHARC имеет 6 портов связи, позволяющих создавать двумерные и трехмерные многопроцессорные массивы или организовывать традиционные системы потоковой a обработки данных. Внутренняя память SHARC обычно достаточно велика, чтобы разместить в ней код и данные большинства приложений, использующих описанную топологию. Все, что требуется для такой системы – это несколько процессоров SHARC и набор необходимых соединений между ними.

ПРИМЕРЫ ПОСТРОЕНИЯ МНОГОПРОЦЕССОРНЫХ СИСТЕМ НА ОСНОВЕ ПРОЦЕССОРОВ СЕМЕЙСТВА SHARC Потоковая обработка данных Links Links Links Links Links Links EP EP EP Links Links Кластер на процессорах SHARC Links Двумерный массив Links Links Links Links Links Links EP EP EP Порты связи для соединения Кластер на процессорах SHARC процессоров Кластер процессоров для Дополнительные кластеры широкополосной параллельной коммуникации Встроенные средства арбитража шин Единое адресное пространство Рис. 7. a СРАВНЕНИЕ СОЕДИНЕНИЙ ЧЕРЕЗ ВНЕШНИЕ ПОРТЫ (EP) И ПОРТЫ СВЯЗИ Преимущества, которые дают внешние порты (EP) Взаимодействие двух процессоров SHARC через порт EP обеспечивает наибольшую пропускную способность (400 МБайт/с) Возможно подключение до шести процессоров SHARC и хост процессора EP обеспечивает гибкость при обмене данными и управлении Наличие общей памяти упрощает структуру программы Преимущества, которые дает использование портов связи Каждый порт связи обеспечивает независимое взаимодействие двух процессоров SHARC на скорости 100 Mбайт/с Имеется до шести портов связи (600 Mбайт/с) Возможность построения системы с любым числом процессоров SHARC Связи через соединительный порт и EP можно использовать одновременно Рис. 7. Кластерная мультипроцессорная система лучше всего подходит для применении в приложениях, где требуется высокая степень гибкости. Особенно хорошо она подходит для систем, которые должны выполнять различные задачи, некоторые из которых запускаются одновременно. Процессоры SHARC имеют встроенный хост-интерфейс, который позволяет легко организовать взаимодействие кластера с хост-процессором или с другим кластером.

Мультипроцессорная кластерная система строится на основе нескольких процессоров SHARC, связанных между собой по параллельной шине, что позволяет процессорам осуществлять доступ во внутреннюю память друг друга, а общей глобальной памяти.

Типичный кластер на основе процессоров SHARC может включать до 6 процессоров ADSP-21160 и хост процессор, который может осуществлять шинный арбитраж.

Встроенная логика арбитража шины позволяет процессорам SHARC разделять общую шину. Другие встроенные возможности процессоров SHARC помогают избежать необходимости использования любых других вспомогательных аппаратных средств при организации кластерной многопроцессорной системы. Очень часто в таких системах полностью отсутствует необходимость в локальной дополнительной или глобальной внешней памяти.

ADSP-TS001 - TIGERSHARC™: СТАТИЧЕСКИЙ СУПЕРСКАЛЯРНЫЙ ЦИФРОВОЙ СИГНАЛЬНЫЙ ПРОЦЕССОР Цифровой Сигнальный Процессор ADSP-TS001 - TigerSHARC™ является первым DSP компании Analog Devices, построенным по новой статической суперскалярной архитектуре. Процессор TigerSHARC™ создан для применения в оборудовании телекоммуникационной инфраструктуры и предлагает новый высочайший уровень интеграции и уникальную возможность обрабатывать 8-, 16-, 32-разрядные типы данных с фиксированной и плавающей точкой, используя одну микросхему. Каждый из этих типов a данных является важным для следующего поколения телекоммуникационных протоколов, находящихся в разработке, включая IMT-2000 (также известного под названием радиопротокола третьего поколения) и xDSL (цифровая абонентская линия). В отличии от всех других DSP, процессор ADSP-TS001 имеет уникальную способность увеличивать скорость обработки в зависимости от типа данных. Более того, кристалл обеспечивает высочайший уровень производительности при обработке данных с плавающей точкой.

В оборудовании телекоммуникационной инфраструктуры протоколы вокодера и канального кодера разработаны для 16-разрядного типа данных. Для улучшения качества сигнала многие телекоммуникационные приложения используют линейную коррекцию и технологию подавления эхо-сигналов, что существенно улучшает качество сигнала и характеристики системы. Эти алгоритмы выигрывают, благодаря увеличению точности обработки при применении 32-разрядных данных и данных с плавающей точкой.

Поддержка 8-ми разрядного формата данных удобна при реализации часто используемого алгоритма декодера Витерби и при обработке изображений, где RGB сигналы, представляющие основные цвета, принято представлять 8-разрядными данными. Многие из этих приложений требуют высокого уровня производительности и могут предполагать использование алгоритмов, работающих последовательно или даже одновременно.

Точные требования определяются конкретными приложениями. Гибкость архитектуры процессора TigerSHARC позволяет разработчикам программного обеспечения выполнять требования по точности, необходимые в том или ином приложении, без каких-либо потерь эффективности работы системы в целом. При использовании процессоров TigerSHARC производительность системы определяется применяемым форматом данных.

Архитектура процессоров TigerSHARC охватывает ключевые элементы целого ряда различных видов микропроцессоров. Это RISC (Reduced Instruction Set Computer), VLIW (Very Long Instruction Word) и DSP для получения наиболее эффективного цифрового сигнального процессора. Новая архитектура поддерживает на высоком уровне такие параметры, присущие DSP процессорам, как короткий машинный цикл с детерминированной длительностью, быстрая реакция на прерывания и отличный интерфейс с периферийными устройствами для поддержки высокой производительности вычислений и высокой скорости ввода и вывода данных. Чтобы достичь наиболее высоких результатов в работе ядра процессора, предусмотрены такие свойства RISC архитектуры, как операции одновременной загрузки и сохранения данных, устройство управления выполнением команд с глубоким конвейером и предсказанием переходов, большой регистровый файл для передачи данных между вычислительными блоками.

Кроме того, использование особенностей архитектуры VLIW позволяет более эффективно использовать программную память, особенно при реализации алгоритмов, характерных для задач управления.

a TigerSHARC® - ПРОЦЕССОР, ПОСТРОЕННЫЙ ПО НОВОЙ СТАТИЧЕСКОЙ СУПЕРСКАЛЯРНОЙ АРХИТЕКТУРЕ КОМПАНИИ ANALOG DEVICES RISC VLIW • Параллелизм на уровне • Загрузка / сохранение команд: несколько команд • Глубокий конвейер команд, выполняется одновременно высокая тактовая частота DSP • Предсказание переходов • Детерминизм и обработка в реальном масштабе • Большой регистровый времени файл • Быстрая реакция на прерывания • Порты ввода/вывода и внутренняя память соответствуют скорости ядра процессора • Быстрое выполнение операции умножения с накоплением, поддержка циклических буферов, бит-реверсивная адресация, автоматическая проверка условий выполнения циклов Рис. 7. ОСНОВНЫЕ ОСОБЕННОСТИ АРХИТЕКТУРЫ ПРОЦЕССОРА TigerSHARC® Ядро 1200 MMAC/с на частоте 150 МГц – 16 бит с фиксированной точкой 300 MMAC/с на частоте 150 МГц – 32 бита с плавающей точкой 900 MFLOPS – 32 бита с плавающей точкой Память 6 Mбит встроенной SRAM, организованные как единая память в отличие от традиционной Гарвардской архитектуры Средства ввода-вывода, периферийные устройства и корпус Скорость передачи данных через внешнюю шину 600 Mбайт/с Суммарная скорость передачи данных через 4 порта связи Mбайт/с Поддержка многопроцессорной кластерной системы до 8 процессоров ADSP-TS001 без дополнительных микросхем 4 порта ввода/вывода общего применения Контроллер динамической памяти SDRAM S Рис. 7. a Чтобы обеспечить все функциональные блоки командами, необходимо эффективно использовать доступную ширину слова команды. Иначе говоря, многофункциональные команды должны подаваться на вычислительные блоки одновременно и параллелизм выполнения операций должен планироваться заранее, до непосредственного выполнения программы.

Объединяя наилучший опыт, накопленный в мире, процессор TigerSHARC представляет собой уникальную платформу для наиболее сложных приложений по цифровой обработке сигналов.

Архитектура ядра процессора Tiger SHARC показана на рис. 7.42. Ядро включает несколько функциональных блоков: вычислительные блоки, память, АЛУ для операций с целыми числами и устройство для управления выполнением команд. В архитектуре процессора Tiger SHARC предусмотрены вычислительные блоки X и Y, каждый из которых содержит умножитель, АЛУ и 64-разрядное устройство сдвига. Благодаря ресурсам этих блоков, процессор может выполнять восемь 40-разрядных операций умножения с последующим суммированием 16-разрядных данных, две 40-разрядных операции умножения с последующим суммированием 16-разрядных комплексных чисел или две 80-разрядные операции умножения с последующим суммированием 32-разрядных даннымх. Все перечисленные операции выполняются в одном цикле. Процессор TigerSHARC реализует архитектуру, использующую полностью ортогональный регистровый файл длиной в 32 слова, допускающий чтение и запись в одном машинном цикле.

АРХИТЕКТУРА ПРОЦЕССОРА ADSP-TS TIGERSHARC СЕКВЕНСЕР J АЛУ K АЛУ 0 128-entry J-RF K-RF BTB 31 ВНЕШНИЙ ПОРТ 128 128 MD MD DMA MD ПЕРИФЕРИЯ 128 128 128 128 128 Выч бл. X Выч. бл.Y 0 AЛУ AЛУ M0 M1 M R R 2Mbit 2Mbit 2Mbit Умн Умн F F Сдвиг Сдвиг 31 ВНУТРЕННЯЯ ПАМЯТЬ Рис. 7. В архитектуре процессора TigerSHARC векторная организация памяти представлена в виде трех 128 разрядных блоков. При обращении к памяти из нее могут читаться учетверенные, длинные и нормальные слова, которые заносятся затем в регистровый файл для обработки. В каждом цикле может выполняться выборка четырех 32-разрядных a команд. Одновременно могут быть загружены в регистровые файлы или записаны в память 256 битов данных. Данные с длиной слова 8, 16 или 32 разряда могут записываться в память последовательно в упакованном виде. Внутренняя и внешняя память организованы в виде единого адресного пространства, которое оставляет полную свободу программисту для распределения памяти. При работе на тактовой частоте 150 МГц скорость обмена с внутренней памятью для данных и команд составляет 7,2 Гбит/с.

Два АЛУ, выполняющие операции с целыми числами, используются для адресации данных и вычисления значений указателей. Они поддерживают циклические буферы и бит-реверсивную адресацию, причем каждое имеет свой регистровый файл длиной слова. Рассматриваемые АЛУ не просто являются блоками, генерирующими адреса данных, но и могут совместно осуществлять вычисления с целыми числами. Наличие АЛУ такого вида позволяет существенно улучшить эффективность компилятора, разрабатываемого для данного процессора, а также повысить гибкость программирования.

Архитектура процессоров TigerSHARC называется статической суперскалярной архитектурой, т.к. она предполагает выполнение до четырех 32-разрядных команд за один цикл, и программист имеет возможность независимо задавать команды для всех вычислительных блоков. Устройство управления выполнением команд (program sequencer) поддерживает последовательное исполнение команд, при котором каждая очередная инструкция выполняется в соответствии с результатом предварительно заданного условия. Кроме того, одна и та же команда может быть выполнена двумя вычислительными блоками одновременно с использованием различных значений данных (это называется SIMD – одна инструкция – двойной набор данных).

Архитектура процессоров TigerSHARC позволяет выполнять операции над 8-, 16- и 32 разрядными данными. Производительность процессора повышается по мере уменьшения разрядности обрабатываемых данных.

Добавление буфера адресов перехода (Branch Target Buffer, BTB) и логики статического предсказания перехода делает ненужным заполнение конвейера команд после перехода.

Как отмечалось раньше, переход осуществляется за один цикл.

Три внутренних 128-разрядных шины образуют быстродействующий канал обмена данными между внутренними функциональными блоками и внешними периферийными устройствами. Трехшинная структура отвечает типовым математическим командам, требующим наличия двух исходных данных и на выходе выдают один результат.

Процессор имеет ортогональную программную модель и обеспечивает детерминированную реакцию на прерывания.

Архитектура процессора TigerSHARC основана на различных режимах работы аппаратуры. Это позволяет избежать потери циклов и упрощает работу компилятора.

Система команд непосредственно поддерживает все числовые форматы, применяемые в ЦОС и в обработке изображений и видеосигналов, включая знаковый и беззнаковый, дробный и целочисленный. Во всех случаях существует возможность ограничения или усечения результатов вычислений.

Работая на тактовой частоте 150 МГц, процессор ADSP-TS001 обеспечивает наилучшую производительность среди процессоров семейства SHARC как при обработке данных с фиксированной точкой, так и при работе с данными в формате с плавающей точкой.

Кроме того, разместив на кристалле 6 Мбит статической памяти, компания Analog Devices увеличила степень интеграции памяти на 50% по сравнению с предыдущими членами семейства SHARC. При переходе к меньшим проектным нормам при производстве кристаллов, компания Analog Devices планирует увеличить тактовую частоту работы процессора и объем памяти на кристалле для новых представителей семейства TigerSHARC.

a ОСНОВНЫЕ СВОЙСТВА ПРОЦЕССОРОВ TigerSHARC Выполнение от 1 до 4 32-разрядных операций за цикл Принцип "Одна инструкция, много данных" (SIMD) поддерживается двумя вычислительными блоками Поддержка разных форматов данных вычислительными блоками В каждом имеется регистровый файл, MAC, АЛУ, устройство сдвига Работа с 32/40-разрядными данными с плавающей точкой и с 32-разрядными данными с фиксированной точкой (6 операций за один такт) 16-битные операции (24 за цикл) или 8-битные операции (32 за цикл) Логика статического предсказания переходов, с целевым буфером перехода (BTB), поддерживающим до 128 входов Внутренняя пропускная способность 7.2 Гбайт/с Простая программная модель с гибкой системой прерываний Рис. 7. Применение процессоров ADSP-TS001 уменьшает общую стоимость материалов при проектировании системы, благодаря наличию интегрированных функций ввода-вывода набора периферийных устройств, которые уменьшают или вообще ликвидируют потребность в применении вспомогательных и дополнительных аппаратных средств.

Работая на тактовой частоте 150 МГц, процессор ADSP-TS001 объединяет четыре порта связи со скоростью передачи 600 Мбит/с, средства поддержки мультипроцессорного кластера с возможностью подключения до восьми процессоров ADSP-ТS001, контроллер динамической памяти и интерфейс JTAG. Данная, не имеющая аналогов комбинация возможностей реализована в 35х35 мм корпусе SBGA с 360 выводами.

Вычислительные возможности и пример кодирования процессора TigerSHARC показаны на рис. 7.44. Четыре 32-разрядные команды выполняются параллельно, образуя одну 128 разрядную командную строку. Данная командная строка выполняется за один цикл. Ниже приведен пример кодирования на языке ассемблера одной строки с расшифровкой выполняемых функций:

xR3:0=Q[j0+=4];

// загрузить из памяти четыре регистра (xR0,xR1,xR2,xR3) из регистрового файла Х yR3:0=Q[k0+=4];

// загрузить из памяти четыре регистра из регистрового файла Y FR5=R4*R4;

// перемножить два 32-разрядных значения с плавающей точкой в вычислительном блоке Х и еще два – в блоке Y (две операции умножения) FR9:8=R6+/-R7;

;

// сложить и вычесть в обоих вычислительных блоках Х и Y (четыре операции в АЛУ) Один символ "точка с запятой" разделяет 32-разрядные команды, а два символа "точка с запятой" обозначают конец командной строки. Этот пример иллюстрирует синтаксис, применяемый при кодировании операций АЛУ и умножении 32-разрядных данных, представленных в формате с плавающей точкой. Параллельные 16-разрядные операнды могут быть легко специфицированы, используя префикс "S" (short - короткий) вместо "F" ( float –данные с плавающей точкой). J0 и K0 являются регистрами, принадлежащими a IALU, которые используются в качестве указателей при косвенной адресации для чтении из памяти.

МАКСИМАЛЬНАЯ ПРОИЗВОДИТЕЛЬНОСТЬ ПРОЦЕССОРА TigerSHARC 4 команды за цикл включают:

24 16-битных операции или 6 32- битных операции 8 16-битных умножения с накоплением (MAC) или 2 32 битных умножения с накоплением (MAC) А также перемещение 256-разрядных данных и вычисления адреса 8 16-битных 16 16-битных или или 2 загрузки данных, 2 32-битных 4 32-битных всего 256 бит умножения операции в АЛУ Вычисляются 2 адреса (SIMD) (SIMD) xR3:0=Q[j0+=4];

yR3:0=Q[k0+=4];

FR5=R4*R4;

FR9:8=R6+/-R7;

;

Рис. 7. При программировании цифровых сигнальных процессоров приходится работать как на языке высокого уровня, так и на языке низкого уровня, то есть на ассемблере. Выбор языка зависит от целого ряда факторов, включающих требуемую скорость выполнения программы, размер используемой памяти и время, затрачиваемое на разработку программного обеспечения. Таким образом, система, предназначенная для цифровой обработки сигналов, должна давать пользователю возможность программировать как на языках высокого, так и на языках низкого уровня. Архитектура процессора TigerSHARC в точности отвечает этим требованиям.

Действительно, ядро процессора TigerSHARC включает 128 32-разрядных регистров общего назначения. Такое большое число регистров обеспечивает С-компилятору высокую степень гибкости при максимальном использовании в работе всего потенциала архитектуры. Для обеспечения целостности данных все регистры полностью синхронизированы, вследствии чего программисту не требуется контролировать детали, связанные с движением данных. Корректность использования данных при вычислениях контролируется аппаратно. Кроме того, доступ ко всем регистрам может осуществляться с использованием всех возможных режимов адресации (ортогональность), и все вычислительные команды имеют детерминированную задержку выполнения (2 цикла).

Помимо прочего, архитектура процессора TigerSHARC включает буфер адресов перехода, в котором сохраняется эффективный адрес последних 128 переходов. Данный буфер облегчает программирование при заполнении конвейера команд после перехода. Как было показано раньше, архитектура позволяет осуществлять переход к следующей команде в одном цикле.

a ОСНОВНЫЕ СВОЙСТВА ПРОЦЕССОРОВ TigerSHARC 128 регистров общего назначения Все регистры полностью синхронизированы Для адресации можно использовать целочисленное АЛУ общего применения Предсказание переходов Нет необходимости переключать аппаратные режимы Ортогональные режимы адресации Поддержка языка ассемблера Рис. 7. На рис. 7.46 представлена одна из возможных мультипроцессорных систем, построенная на процессорах TigerSHARC. До восьми процессоров ADSP-TS001 могут взаимодействовать напрямую через высокоскоростной 64-разрядный интерфейс внешней шины. При таком взаимодействии широко используемый протокол, построенный по принципу "ведущий – ведомый" (master-slave), позволяет любым двум процессорам непосредственно взаимодействовать в любой момент времени.

В дополнение к внешней шине, неограниченное число процессоров может взаимодействовать между собой через порты связи, которыми оснащен процессор ADSP TS001. Взаимодействие через порты связи предоставляет большую гибкость при меньшей пропускной способности, чем при обмене через интерфейс внешней параллельной шины.

Следует еще раз упомянуть, что передача данных через порты связи выполняется отдельным процессором ввода-вывода и не требует вмешательства ЦПУ.

Если сложить пропускную способность портов связи (600 Мбит/с) и внешнего порта ( Мбит/с), то получится суммарная пропускная способность процессора, составляющая 1200 Мбит/с при работе на тактовой частоте 150 МГц. К тому же следует отметить, что интерфейс, основанный на портах связи, как и параллельный интерфейс, не требует для своей реализации никаких дополнительных аппаратных средств.

Процессор ADSP-TS001 является первым представителем планируемого семейства продуктов, основанных на технологии TigerSHARC. Последующие представители семейства TigerSHARC будут характеризоваться оптимальным соотношением объемов встроенной памяти и периферийных устройств с точки зрения наиболее полного удовлетворения требованиям специализированных рынков. Эти рынки включают базовые станции сотовых сетей третьего поколения, приложения VoIP (голос по протоколу Интернет), серверы и сетевые концентраторы. Ожидаемые усовершенствования в технологии и архитектуре процессора должны привести к двукратному улучшению базовых характеристик процессоров семейства TigerSHARC.

a МЕЖПРОЦЕССОРНЫЕ КОММУНИКАЦИИ ЧЕРЕЗ ПОРТЫ СВЯЗИ И ПАРАЛЛЕЛЬНУЮ ШИНУ В МНОГОПРОЦЕССОРНОЙ СИСТЕМЕ ADSP-TS TigerSHARC SRAM ADSP-TS TigerSHARC DRAM SDRAM ADSP-TS I/O TigerSHARC ADSP-TS TigerSHARC Хост-интерфейс СВЯЗЬ ЧЕРЕЗ ШИНУ Рис. 7. ПУТИ РАЗВИТИЯ СЕМЕЙСТВА TigerSHARC 250 МГц Канал со скоростью 2 Mбит/с 150 МГц ADSP-TS Голос через Интернет 2,4 миллиарда MAC в секунду Рис. 7. СВЯЗИ ЧЕРЕЗ ПОРТЫ ВЗАИМОДЕЙСТВИЕ a Сравнение цифровых сигнальных процессоров, основанное только на таких характеристиках как MIPS, MOPS или MFLOPS, не дает полного представления о вычислительных возможностях процессоров. Полезнее сравнить работу ЦСП применительно к реализации специфических алгоритмов. БПФ и КИХ-фильтр, например, являются популярными эталонными тестами, также как и БИХ-фильтр, умножение матриц, деление и вычисление квадратного корня.

На рис. 7.48 показаны результаты тестов процессора ADSP-TS001 TigerSHARC, работающего с 16-разрядными данными с фиксированной точкой. На рис. 7. представлены результаты обработки 32-разрядных данных с плавающей точкой.

ПРОИЗВОДИТЕЛЬНОСТЬ ПРОЦЕССОРА ADSP-TS С ТАКТОВОЙ ЧАСТОТОЙ 150 МГЦ ПРИ РАБОТЕ С 16-РАЗРЯДНЫМИ ДАННЫМИ.

Работа с 16-разрядными данными. Пиковая производительность 1200 MMAC Алгоритм Время Необходимо исполнения циклов 256-точечное комплексное БПФ 7.3 мкс (по основанию 2) КИХ-фильтр с 50 48 мкс коэффициентами при входных отсчетах Одно умножение с накоплением 0.93 нс 0. (MAC) в КИХ-фильтре Одно умножение с накоплением 3.80 нс 0. (MAC) комплексных чисел в КИХ-фильтре Одна операция "бабочка" при 6.7 нс 1. выполнении БПФ Рис. 7. a ПРОИЗВОДИТЕЛЬНОСТЬ ПРОЦЕССОРА ADSP-TS С ТАКТОВОЙ ЧАСТОТОЙ 150 МГЦ ПРИ РАБОТЕ С 32-РАЗРЯДНЫМИ ДАННЫМИ.

Работа с 32-разрядными данными. Пиковая производительность 300 MMAC/с Алгоритм Время Необходимо исполнения циклов 1024-точечное комплексное 69 мкс БПФ (по основанию 2) КИХ-фильтр с 50 184 мкс коэффициентами при входных отсчетах Одно умножение с накоплением 3.7 нс 0. (MAC) в КИХ-фильтре Одна операция "бабочка" при 13.3 нс 2. выполнении БПФ Одно умножение с накоплением 13.3 нс 2. (MAC) комплексных чисел в КИХ-фильтре Деление 20 нс 3. Квадратный корень 33.3 нс 5. Один шаг декодера Витерби 3.3 нс 0. (сложить/сравнить/выбрать) Рис. 7. СРЕДСТВА ДЛЯ ОТЛАДКИ И ПРОЕКТИРОВАНИЯ СИСТЕМ НА ЦИФРОВЫХ СИГНАЛЬНЫХ ПРОЦЕССОРАХ.

Наличие полного набора средств аппаратной и программной отладки весьма важно для любого проекта, основанного на DSP. Ниже будет описан пример проектирования типичной системы, содержащей DSP.

Первый шаг в процессе проектирования – это описание архитектуры системы, которое включает такую информацию, как тип процессора, периферийные устройства (внешняя память, кодеки, хост-процессор, каналы связи), конфигурацию и т.д. Эта информация помещается в файл, называемый LDF (файл описания связей).

Следующий шаг в процессе проектирования – генерирование необходимой программы DSP. Программа может создаваться на языке высокого уровня (обычно C или C++), на языке ассемблера для DSP или с использованием обоих языков. Программа DSP, разработанная на C, должна быть откомпилирована для получения кода на языке ассемблера. Нужно учитывать, что преимуществом использования языка С является простота программирования, в то время как результат компилирования такой программы не так эффективен, как при программировании непосредственно на ассемблере. По этой причине многие программисты DSP программируют на С, но используют ассемблер для проектирования таких моментов в программе, которые требуют наибольшего быстродействия. Язык ассемблера компании Analog Devices для DSP использует a алгебраический синтаксис и достаточно прост при непосредственном использовании. В конце этапа компиляции компоновщик генерирует исполняемый файл.

Затем программное обеспечение должно быть отлажено с использованием программного симулятора в сочетании с некоторой аппаратной отладочной системой, такой как, например, плата EZ-ICE или другая плата, встраиваемая в слот персонального компьютера и поставляемая какой-либо фирмой После того, как программа отлажена с использованием отладочной платы, она должна быть протестирована в разрабатывамой системе (на проектируемой плате c DSP).

Внутрисхемный эмулятор, такой как EZ-ICE, обычно взаимодействует с проектируемой платой через интерфейс PCI или JTAG-интерфейс через соответствующий кабель.

Конечный этап в процессе создания программы требует генерации загрузочного модуля с использованием программы PROM Splitter.

Обзор средств, поставляемых компанией Analog Devices, приведен на рис. 7.50. Все перечисленные средства далее будут детально рассмотрены.

Семейство плат EZ-KIT Lite фактически является набором стартовых комплектов, содержащих отладочные платы для различных DSP. В дополнение к самому процессору, эти платы содержат АЦП и ЦАП (codec), связываемые с процессором через его последовательный порт. Все необходимые вспомогательные аналоговые и цифровые устройства находятся на платах. Управление платами осуществляется посредством персонального компьютера через последовательный порт RS-232, а также путем перестановки перемычек на плате. Программные средства, совместимые с Windows 95/98/NT, поставляются вместе с платой. Указанные программные средства включают инструменты для генерирования программ, поставляемые с некоторыми функциональными ограничениями и включающие компилятор, ассемблер, компоновщик, программу создания загрузочных модулей (PROM Splitter) и отладчик, являющийся частью интегрированной среды Visual DSP. В комплект программного обеспечения включаются также примеры приложений, такие как генератор DTMF-сигналов, подавитель эхо-сигналов, БПФ, простые цифровые фильтры и т.д. Платы EZ-KIT Lite дают разработчикам возможность при минимальных затратах ознакомиться с предлагаемыми на рынке цифровыми сигнальными процессорами.

a НАБОРЫ EZ-KIT LITETM ДЛЯ DSP КОМПАНИИ ANALOG DEVICES INC.

Оценочная плата EZ-KIT LiteTM – это самостоятельное настольное устройство, которое подключается к компьютеру, работающему под Windows Плата EZ-KIT LiteTM обеспечивает:

Недорогой способ начальной оценки возможностей процессоров серии ADSP Мощные средства проектирования для разнообразных систем общего назначения Предназначены для:

Начинающих пользователей процессоров DSP Начинающих пользователей процессоров DSP фирмы Analog Devices Inc.

Пользователей DSP фирмы ADI, разрабатывающих новые конструкции Пользователей DSP фирмы ADI, совершенствующих существующие разработки с целью увеличения производительности Рис. 7. НАБОР EZ-KIT LITETM ДЛЯ ADSP-2189M Аппаратные средства:

Процессор ADSP-2189M с производительностью 75 MIPS Стерео кодек AD73322L Коэффициент усиления кодека программируется с помощью DSP 2 Мбит и более защищенной памяти Flash EPROM Интерфейс типа RS-232 для подключения к компьютеру Выбор режима работы с хост-процессором или с полной памятью с помощью установленного на плате переключателя Разъем для эмулятора ADSP-218x EZ-ICE Разъем для расширения, в который выведены все входные и выходные сигналы, шины питания 5 В, 3.3 В, 2.5 В и шина земли Светодиодные индикаторы напряжения питания, работы интерфейса RS-232 и индикатор программирования Программное обеспечение:

Работает под управлением Windows 95/98/NT-4. VisualDSP®: ограниченная версия, включающая компилятор, ассемблер, компоновщик, загрузчик, интерфейс отладки VisualDSP Готовые примеры программ: генератор DTMF, эхоподавитель, БПФ и т.п. (аналогичные имеющимся в 2181 EZ-KIT Lite) Поддержка электронной почты Рис. 7. a НАБОР EZ-KIT LITETM ДЛЯ ADSP-21160M Аппаратные средства:

Процессор ADSP-21160M SHARC 16-разрядный стерео кодек AD1881 AC' SoundMAX Flash-память объемом 2 Мбит Разъем JTAG Поддержка процессоров семейства ADSP-2116x Статическая память SBSRAM объемом 64K 64 бит Расширенный параллельный порт Соответствует стандартам CE Программное обеспечение:

Работает под управлением Windows 95/98/NT В оценочный вариант VisualDSP++TM входят: компилятор, ассемблер, линкер, загрузчик программы, интерфейс отладчика VisualDSP. VisualDSP можно использовать только для аппаратных средств EZ-KIT Lite Демонстрационные программы: DFT.dxe, BP.dxe, Pluck.dxe, Primes.dxe, Tt.dxe Рис. 7. НАБОР EZ-KIT LITETM ДЛЯ ПРОЦЕССОРА ADSP-21065L Аппаратные средства:

Процессор ADSP-21065L, работающий на частоте 60 МГц Полнодуплексный 16-разрядный аудио-кодек Интерфейс UART RS- Разъем JTAG для отладки Разъем расширения MAFE+ Программное обеспечение:

Работает под управлением Windows 95/98/NT В оценочный вариант VisualDSP++TM входят: компилятор, ассемблер, линкер, загрузчик программы, интерфейс отладчика VisualDSP. VisualDSP можно использовать только для аппаратных средств EZ-KIT Lite Демонстрационные программы: Быстрое преобразование Фурье (FFT), Дискретное преобразование Фурье (DFT), Полосовой фильтр, синтезатор звучания струны, сквозное воспроизведение Рис. 7. Конечным этапом в разработке системы цифровой обработки сигналов является отладка непосредственно всей сиcтемы или проектируемой платы. Внутрисхемный эмулятор a компании Analog Devices EZ-ICE подключается через специальный разъем на плате для реализации программной и аппаратной отладки в разрабатываемой системе.

Внутрисхемные эмуляторы компании Analog Devices показаны на рис. 7.55–7.58. На рис.

7.56 изображен эмулятор Appex-ICE, взаимодействующий с отлаживаемой платой через интерфейс JTAG, который в свою очередь осуществляет связь с процессором семейства SHARC. Для связи эмулятора с PC используется порт USB. Существуют другие внутрисхемные эмуляторы, которые используют для связи с компьютером интерфейсы ISA, PCI, RS232 и Ethernet.

НАБОР EZ-ICE® ДЛЯ ПРОЦЕССОРОВ СЕМЕЙСТВА ADSP-218x Интерфейс последовательного порта RS-232, собственно плата эмулятора и 14-контактный разъем JTAG Представляет собой устройство для тестирования, наблюдения и отладки устройств на ADSP-218x Длина кабеля 180 см Аппаратный переключатель напряжений питания 2.5 В, 3.3 В или 5 В Плата устройства помещена в экранированном корпусе Лучшая производительность за счет более скоростного интерфейса Рис. 7. ЭМУЛЯТОР APEX-ICE С ПОДКЛЮЧЕНИЕМ К ПОРТУ USB РАЗЪЕМ JTAG Эмулятор для JTAG-интерфейса процессоров DSP фирмы ADI, подключаемый к порту USB Первое портативное устройство для JTAG-интерфейса DSP Небольшое портативное устройство Кабель небольшого диаметра длиной 5 м обеспечивает мобильность Внешний источник питания РАЗЪЕМ USB Рис. 7. a ЭМУЛЯТОР TREK-ICETM С ПОДКЛЮЧЕНИЕМ К СЕТИ ETHERNET Эмулятор для подключения к сети в корпусе mini-tower, снабженный портом 10-Base-T Подключение к локальной сети не сложнее, чем подключение лазерного принтера Дистанционная отладка с помощью компьютера или рабочей станции SUN Надежный высокоскоростной соединитель 3 В/5 В Гибкий кабель длиной 1.5 м Рис. 7. ЭМУЛЯТОР SUMMIT-ICETM С ИНТЕРФЕЙСОМ PCI 32-разрядный PCI-интерфейс в виде платы расширения Кабель длиной 10 см с 14-контактным JTAG-разъемом Улучшенная технология ICEPAK обеспечивает эффективность надежность JTAG интерфейс снабжен внешним экранированным кабелем длиной 1.5 м Поддерживает режим plug-and-play под управлением Windows 95/NT Рис. 7. VISUALDSP И VISUALDSP++ Новые программные средства разработки компании Analog Devices для DSP – пакеты VisualDSP® и VisualDSP ++ – являются весьма простыми в использовании инструментами, работающими под управлением Windows 95|98|NT. Пакет VisualDSP является интегрированной программной средой, включающей все необходимые для отладки средства и поддерживающей ассемблер с алгебраическим синтаксисом и оптимизированный С-компилятор. Мультипроцессорное окружение также может быть смоделировано и отлажено. VisualDSP++ обеспечивает поддержку языка C++.

В настоящее время существуют версии VisualDSP для процессоров семейства ADSP-218 и ADSP-219x, а также для DSP семейства SHARC.

a Для оценки свойств программного обеспечения может использоваться программа компании Analog Devices “Test Drive”, по которой программное обеспечение может быть предоставлено пользователю на ограниченный срок.

В дополнение к уже описанным средствам и методам поддержки заказчиков, предоставляемым компанией Analog Devices, стоит упомянуть о программе DSP Collaborative, которая объединяет более 80 компаний, предлагающих на рынке ряд продуктов и услуг для облегчения задачи проектирования систем цифровой обработки сигналов. Более 30 компаний обеспечивают поддержку 16-разрядных процессоров семейства ADSP-21xx, и более 50 компаний поддерживают DSP семейства SHARC.

Информацию о программе можно найти по адресу:

http://www.analog.com/industry/dsp/3rdparty/index.html Дальнейшую информацию об отладочных средствах для DSP компании Analog Devices можно найти по адресу:

http://www.analog.com/dsp/tools a ИНТЕГРИРОВАННАЯ СРЕДА РАЗРАБОТКИ VisualDSP® и VisualDSP++ Полнофункциональный отладчик для любого этапа разработки Интегрированная среда разработки (IDE) Ассемблер с алгебраическим синтаксисом Симулятор, корректно учитывающий циклы тактового генератора Оптимизрованный ANSI C компилятор со встроенным ассемблером Математические, ЦОС и С библиотеки Интеллектуальный мультипроцессорный компоновщик Интеллектуальный загрузчик ADSP-218x, 219x: Windows 95, 98, NT, 2000 совместимые SHARC: Windows 95, 98, NT, 2000 совместимые Рис. 7. VisualDSP® 7.0 ДЛЯ ПРОЦЕССОРОВ ADSP-218x И ADSP-219x Работает под управлением Windows 95/98, Windows NT 4.0 c SP3 или более поздней версией Симулятор ADSP-219x поддерживает ядро процессора 219x Набор средств ELF/DWARF, включая компилятор с классической и специфической для процессора оптимизацией Язык командной строки TcI Поддерживает автоматическое тестирование системы DSP Транслятор объектов для 21xx Автоматизированные средства поддержки программирования периферийных устройств для процессоров ADSP-218x и ADSP-219x Рис. 7. a VisualDSP++TM ДЛЯ ПРОЦЕССОРОВ SHARC® Работает под управлением Windows 95/98, NT, Поддержка файлов формата ELF/Dwarf-2 обеспечивает эффективную отладку Имеет отдельные препроцессоры для компоновщика/ассемблера и для компилятора Быстрая работа в режиме отладки (0.9 с на один шаг) Поддержка многопроцессорного режима Синхронный запуск, пошаговая отладка и останов Язык командной строки TcI Поддерживает автоматическое тестирование системы DSP Статистическое профилирование программы Возможности языка C++ Отображение графиков Рис. 7. СРЕДСТВА РАЗРАБОТКИ ДЛЯ ПРОЦЕССОРОВ TigerSHARC® Архитектура TigerSHARC поддерживается набором средств для моделирования, генерации кода и средств отладки, куда входят:

Интегрированная среда разработки VisualDSP • Симулятор, ассемблер, загрузчик, отладчик и компилятор • Библиотеки для ЦОС и математические библиотеки Эмуляторы: все представленные JTAG-эмуляторы, поддерживающие процессоры семейства TigerSHARC EZ-KIT Lite В последующих версиях VisualDSP будут продолжено расширение функциональных возможностей отладочных средств.

Рис. 7. a ТЕСТОВАЯ ВЕРСИЯ VisualDSP Данная версия (test drive) представляет собой действующий в течение 30 дней полнофункциональный вариант VisualDSP, в который не входит только программа обучения (tutorial). Новая тестовая версия представляет собой полную версию VisualDSP, в нее входит руководство по VisualDSP в виде файлов pdf.

Заказчику предоставляется компакт-диск с версией test drive. Затем необходимо обратиться на сайт Analog Devices Inc. по адресу www.analog.com/industry/dsp/tools/test_drive.html и зарегистрировать test drive на сайте. После окончания регистрации заказчик получает серийный номер, который позволяет использовать пакет test drive.

Пакет будет работать в течение 30 дней после инсталляции, после чего отключится и зарегистрировать test drive повторно станет невозможно.

Пакет VisualDSP для процессора SHARC доступен в настоящее время, part # VDSP-SHARC-PC-TEST.

Пакет VisualDSP для TigerSHARC можно получить, начиная с лета 2000 г.

Пакет VisualDSP для ADSP-218x/219x можно получить, начиная с сентября 2000 г.

Рис. 7. a ADI DSP COLLABORATIVE – ЧТО ЭТО ТАКОЕ?

Более 80 компаний, которые поставляют широкий спектр продуктов и услуг для того, чтобы сделать процесс разработки быстрым и эффективным Процессоры различной архитектуры Более 30 компаний занимаются поддержкой 16-разрядной архитектуры семейства ADSP-21xx Более 50 компаний занимаются поддержкой архитектуры семейства SHARC® Имеется более 400 продуктов следующих категорий:

Алгоритмы Эмуляторы Операционные системы Аппаратные отладочные реального времени платы Отладчики Графические программы Поддержка DSP в S/W программе MATLAB® Консультационное обслуживание Области применения:

Аудио Управление двигателями и Цифровое радио механизмами Тестирование и контроль в Радиолокация/Эхолокация промышленности Телекоммуникация Медицинские приборы Обработка Военные/Авиа/Космические видеоизображения и звуковых сигналов http://www.analog.com/industry/dsp/3rdparty/index.html Рис. 7. a Литература:

1. Steven W. Smith, The Scientist and Engineer’s Guide to Digital Signal Processing, Second Edition, 1999, California Technical Publishing, P.O. Box 502407, San Diego, CA 92150. Also available for free download at:

http://www.dspguide.com or http://www.analog.com/industry/dsp/dsp_book 2. C. Britton Rorabaugh, DSP Primer, McGraw-Hill, 1999.

3. Richard J. Higgins, Digital Signal Processing in VLSI, Prentice-Hall, 1990.

4. Ethan Bordeaux, Advanced DSP Performance Complicates Memory Architectures in Wireless Designs, Wireless Systems Design, April 2000.

5. DSP Designer’s Reference (DSP Solutions) CDROM, Analog Devices, 1999.

6. DSP Navigators: Interactive Tutorials about Analog Devices’ DSP Architectures (Available for ADSP-218x family and SHARC family):

http://www.analog.com/industry/dsp/training/index.html#Navigator 7. General DSP Training and Workshops:

http://www.analog.com/industry/dsp/training The following DSP Reference Manuals and documentation are available for free download from: http://www.analog.com/industry/dsp/tech_docs.html 8. ADSP-2100 Family Users Manual, 3rd Edition, Sept., 1995.

9. ADSP-2100 Family EZ Tools Manual.

10. ADSP-2100 EZ-KIT Lite Reference Manual.

11. Using the ADSP-2100 Family, Vol. 1, Vol. 2.

12. ADSP-2106x SHARC User’s Manual, 2nd Edition, July, 1996.

13. ADSP-2106x SHARC EZ-KIT Lite Manual.

14. ADSP-21065L SHARC User’s Manual, Sept. 1, 1998.

15. ADSP-21065L SHARC EZ-LAB User’s Manual.

16. ADSP-21160 SHARC DSP Hardware Reference.

a a ГЛАВА ОРГАНИЗАЦИЯ ИНТЕРФЕЙСА С DSP ПРОЦЕССОРАМИ Организация параллельного интерфейса с DSP-процессорами:

чтение данных из АЦП, подключенного с отображением в адресное пространство памяти Организация параллельного интерфейса с DSP- процессорами:

запись в ЦАП, подключенный с отображением в адресное пространство памяти Организация последовательного интерфейса с DSP- процессорами Организация интерфейса DSP-процессоров с портами ввода вывода, устройствами ввода-вывода аналоговых сигналов и кодеками Системный интерфейс DSP-процессоров.

a ГЛАВА ОРГАНИЗАЦИЯ ИНТЕРФЕЙСА С DSP ПРОЦЕССОРАМИ Уолт Кестер, Дан Кинг ВВЕДЕНИЕ В связи с быстрым развитием технологии смешанной аналогово-цифровой обработки сигналов устройства на базе DSP с высокой степенью интеграции, появляющиеся на рынке в настоящее время (например ADSP-21ESP202), имеют помимо DSP-ядра интегрированные АЦП/ЦАП, что снимает проблему организации интерфейса между отдельными компонентами. Дискретные АЦП и ЦАП теперь оснащаются интерфейсами, специально предназначенными для связи с DSP, и тем самым минимизируют или устраняют необходимость внешней поддержки интерфейса или применения интерфейсной логики. Высокопроизводительные сигма-дельта-АЦП и ЦАП в настоящее время выпускаются в одном корпусе (такое комбинированные решение называется КОДЕК или КОдер/ДЕКодер), например, AD73311 и AD73322. Данные устройства также разработаны с учетом минимальных требований к интерфейсной логике при работе с наиболее распространенными DSP-процессорами. В настоящей главе рассматриваются проблемы, связанные с передачей и синхронизацией данных при организации различных интерфейсов.

ОРГАНИЗАЦИЯ ПАРАЛЛЕЛЬНОГО ИНТЕРФЕЙСА С DSP ПРОЦЕССОРАМИ: ЧТЕНИЕ ДАННЫХ ИЗ АЦП, ПОДКЛЮЧЕННОГО С ОТОБРАЖЕНИЕМ В АДРЕСНОЕ ПРОСТРАНСТВО ПАМЯТИ Подключение АЦП или ЦАП через быстрый параллельный интерфейс к DSP-процессору требует понимания специфики процессов чтения данных DSP-процессором из периферийных устройств (АЦП), а также записи данных процессором в периферийные устройства (ЦАП) при подключении данных устройств в адресное пространство памяти.

Вначале мы рассмотрим некоторые основные требования к временным параметрам сигналов, используемых для чтения и записи данных. Необходимо отметить, что принципы, представленные здесь на примере доступа к АЦП и ЦАП, применимы также при чтении и записи в/из внешней памяти.

Блок-схема типичного параллельного интерфейса DSP-процессора с внешним АЦП показана на рис 8.1. Эта диаграмма сильно упрощена и показывает только сигналы, используемые для чтения данных из внешнего устройства, подключенного в адресное пространство памяти. Временная диаграмма цикла чтения для процессоров семейства ADSP-21XX показана на рис. 8.2.

В этом примере подразумевается, что АЦП производит выборку с постоянной частотой, которая задается внешним тактовым генератором, асинхронно по отношению к внутренней тактовой синхронизации DSP-процессора. Использование отдельного задающего генератора для АЦП является предпочтительным, поскольку сигнал внутреннего генератора DSP-процессора может иметь высокий уровень помех и фазовый a шум (jitter), который в процессе аналого-цифрового преобразования приведет к увеличению уровня шумов АЦП.

Тактовый импульс задающего генератора на входе "старт преобразования" (convert start) АЦП инициирует процесс преобразования входных данных (шаг N 1). По переднему фронту этого импульса внутренняя схема выборки-хранения АЦП переключается из режима выборки в режим хранения и таким образом начинается процесс преобразования.

После выполнения преобразования на выходе АЦП выставляется строб преобразование выполнено (шаг N 2). Когда этот сигнал поступает на вход запроса прерывания DSP процессора (IRQ), начинается процесс чтения данных из АЦП. Далее процессор выставляет на шине адрес периферийного устройства, инициировавшего запрос на прерывание (шаг N 3). В то же самое время процессор переводит в активное состояние сигнал доступа к памяти (DMS) (шаг N 4). Две внутренние шины адреса в процессоре ADSP-21XX (шина адреса памяти программ и шина адреса памяти данных) совместно используют внешнюю шину адреса, а две внутренние шины данных (шина данных памяти программ и шина данных памяти данных) совместно используют одну внешнюю шину данных. Сигналы выбора памяти начальной загрузки (BMS), выбора памяти данных (DMS), выбора памяти программ (PMS) и выбора памяти устройств ввода-вывода (IOMS) указывают, для какой памяти в данный момент используются внешние шины. Эти сигналы обычно используются для разрешения внешней дешифрации адреса, как показано на рис. 8.1. Выходной сигнал дешифратора адреса подается на вход chip select выбора периферийного устройства (шаг N 5).

Сигнал чтения памяти (memory read, RD) выставляется через промежуток времени tASR после активации сигнала DMS (шаг N 6). Чтобы полностью использовать преимущество высокой скорости DSP-процессора, сумма времени задержки дешифрации адреса и времени включения периферийного устройства после подачи сигнала выбора (chip select) не должна превышать время tASR. Сигнал чтения памяти (memory read, RD) остается активным (низкий логический уровень) в течение времени tRP. Этот сигнал используется для перевода в активное состояние параллельного выхода данных периферийного устройства (шаг N 7). Сигнал RD обычно подключается к соответствующему выводу периферийного устройства, называемому сигналом разрешения выхода или чтения (output enable или read). Восходящий (задний) фронт сигнала RD используется для ввода данных с шины в DSP-процессор (шаг N 8). После появления восходящего (заднего) фронта сигнала RD данные на шине должны удерживаться периферийным устройством в течение времени tRDH, называемого временем удержания данных. Для большинства процессоров семейства ADSP-21XX это время равно нулю.

Основные требования к временным параметрам периферийного устройства показаны на рис. 8.3. Все значения даны для процессора ADSP-2189M, работающего на тактовой частоте 75 МГц.

a ПОДКЛЮЧЕНИЕ АЦП К ПРОЦЕССОРАМ СЕМЕЙСТВА ADSP-21xx ЧЕРЕЗ ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС ADSP-21xx АЦП 3 ГЕНЕРАТОР ШИНА АДРЕСА НАЧАТЬ A0- A13 ИМПУЛЬСОВ ПАМЯТИ ПРЕОБРАЗОВАНИЕ ЗАПУСКА 4 ДЕШИФРАТОР ВЫБОР ВЫБОР DMS АДРЕСА КРИСТАЛЛА ПАМЯТИ ДАННЫХ ЗАПРОС НА ПРЕОБРАЗОВАНИЕ ПРЕРЫВАНИЕ IRQ ЗАКОНЧЕНО ПРОЦЕССОРА ВЫВОД ДАННЫХ ЧТЕНИЕ RD РАЗРЕШЕН ИЗ ПАМЯТИ ВЫХОДНЫЕ ШИНА ДАННЫХ D ДАННЫЕ ПАМЯТИ Рис. 8. ВРЕМЕННАЯ ДИАГРАММА ЧТЕНИЯ ИЗ ПАМЯТИ В ПРОЦЕССОРАХ СЕМЕЙСТВА ADSP-21xx DSP CLKOUT A0- A DMS, PMS, IOMS, CMS RD t ASR t RDA t RP t CRD t RWR D t AA t RDH t RDD Рис. 8. a ОСНОВНЫЕ ТРЕБОВАНИЯ ПРИ ЧТЕНИИ ИЗ ПЕРИФЕРИЙНОГО УСТРОЙСТВА (ПУ) ЧЕРЕЗ ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС Шина данных периферийного устройства должна поддерживать высокоимпедансное Z-состояние Время декодирования адреса и время включения периферийного устройства не должно превышать время tASR установки процессором адреса и сигнала выбора памяти (0.325 нс минимум для процессора ADSP-2189M) Для того, чтобы осуществить доступ без режима ожидания, время от спадающего (переднего) фронта сигнала чтения RD до момента достоверного установления данных не должно превышать tRDD (составляет 1.65 нс для процессора ADSP 2189M при работе на частоте 75 МГц), иначе необходимо программно обеспечить режим ожидания или снизить частоту работы процессора На выходе АЦП должны поддерживаться достоверные данные в течение времени tRDH после восходящего (заднего) фронта сигнала чтения RD (время tRDH равно нулю для процессора ADSP-2189M) Периферийное устройство должно работать при как можно меньшей длительности строба tRP (3.65 нс для процессора ADSP-2189M при работе на частоте 75 МГц), иначе необходимо программно обеспечить режим ожидания или снизить частоту работы процессора Рис. 8. Параметр tRDD определяет время, требуемое для доступа к данным периферийного устройства. В случае процессора ADSP-2189M минимальная длительность tRDD составляет минимум 1.65 нс на частоте 75 МГц. Если требуемое время доступа к периферийному устройству больше, необходимо использовать циклы ожидания или уменьшить тактовую частоту процессора. Это довольно обычная ситуация при подключении внешней памяти или АЦП к быстрым DSP-процессорам. Соотношения между этими временными параметрами для ADSP-2189M показаны в виде уравнений на рис. 8.4. Обратите внимание, что данные характеристики зависят от тактовой частоты процессора DSP.

a ВРЕМЕННЫЕ ХАРАКТЕРИСТИКИ ПРОЦЕССА ПАРАЛЛЕЛЬНОГО ЧТЕНИЯ ДЛЯ ПРОЦЕССОРА ADSP-2189M ПРИ РАБОТЕ НА ЧАСТОТЕ 75 МГЦ tCK = период тактового сигнала процессора (13.3 нс) tASR = время установки процессором адреса и сигнала выбора памяти до спадающего (переднего) фронта сигнала чтения = 0.25·tCK – 3 нс (минимум) tRDD = время от спадающего (переднего) фронта сигнала чтения до момента достоверной установки данных = 0.5·tCK – 5 нс + (число циклов ожидания) tCK (максимум) tRDH = время удержания данных после восходящего (заднего) фронта сигнала чтения = 0 нс (минимум) tRP = длительность импульса сигнала чтения = 0.5·tCK – 3 нс + (число циклов ожидания) tCK (минимум) Рис. 8. Процессор ADSP-2189M способен эффективно взаимодействовать с медленными периферийными устройствами при помощи имеющихся средств программирования длительности состояния ожидания. Имеется три специальных регистра для управления процессом ожидания: для памяти начальной загрузки, для памяти программ и для памяти данных и пространства ввода-вывода. Программист может задать от 0 до 15 тактов ожидания для каждого параллельного интерфейса памяти. Каждый такт ожидания увеличивает время доступа к внешней памяти на величину, равную по длительности одному такту генератора тактовых импульсов процессора (13.3 нс для процессора ADSP 2189M, работающего на тактовой частоте 75 МГц). В рассматриваемом примере сигналы адрес памяти данных, DMS и RD удерживаются неизменными в течение дополнительного времени, определяемого продолжительностью тактов ожидания.

Микросхемы AD7854/AD7854L – это 12-разрядные АЦП, работающие с частотой отсчетов 100 или 200 кГц, которые имеют параллельный интерфейс. Эти АЦП работают от однополярного источника питания с напряжением от +3 В до +5.5 В и потребляют порядка 5.5 мВт (AD7854L при питании +3 В). Автоматическое переключение микросхемы в энергосберегающий режим после выполнения преобразования снижает потребляемую мощность до 650 мкВт.

Функциональная схема AD7854/AD7854L показана на рис. 8.5. ИС AD7854/AD7854L реализует технологию преобразования методом последовательного приближения с применением ЦАП с перераспределением зарядов (ЦАП на переключаемых конденсаторах). Наличие режима калибровки позволяет избавиться от погрешности смещения и погрешности коэффициента усиления. Ключевые временные характеристики параллельного интерфейса между AD7854/AD7854L и ADSP-2189M показаны на рис. 8.6.

Характеристики процессора ADSP-2189M приведены для тактовой частоты равной 75 МГц.

Исследование временных соотношений, приведенных на рис 8.6, показывает, что для синхронизации работы двух устройств необходимо введение пяти тактов ожидания для процессора ADSP-2189M. Это увеличивает tRDD до 68.15 нс, что превышает минимальное время доступа к АЦП AD7854/AD7854L (t8 = 50 нс минимум). Длительность импульса a чтения - tRP по той же причине увеличивается до 70.15 нс, что позволяет удовлетворить требование к длительности строба чтения (t7 = 70 нс минимум). Если периферийное устройство, включенное в адресное пространство памяти, не обладает чрезвычайно малым временем доступа, то использование режима ожидания совершенно необходимо для организации интерфейса с этим устройством, будь то АЦП, ЦАП или внешняя память.

12-РАЗРЯДНЫЙ АЦП AD7854/AD7854L С ЕДИНСТВЕННЫМ НАПРЯЖЕНИЕМ ПИТАНИЯ +3 В, С ЧАСТОТОЙ ДИСКРЕТИЗАЦИИ 200/100 КГЦ И ПАРАЛЛЕЛЬНЫМ ВЫХОДОМ AV DD AGND AIN(+) DV DD AD7854/AD7854L T/H AIN(–) ИСТОЧНИК ОПОРНОГО НАПРЯЖЕНИЯ 2.5 V DGND COMP REF IN / BUF REF OUT CHARGE CLKIN РЕГИСТР ПОСЛЕДОВ.

REDISTRIBUTION ПРИБЛИЖЕНИЯ DAC CONVST C REF И УПРАВЛЕНИЕ ПРЕОБРАЗОВАТЕЛЕМ BUSY ПАМЯТЬ ДЛЯ КАЛИБРОВКИ C REF И КОНТРОЛЛЕР ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС И УПРАВЛЯЮЩИЙ РЕГИСТР DB11 - DB HBEN CS RD WR Рис. 8. a СРАВНЕНИЕ ВРЕМЕННЫХ ХАРАКТЕРИСТИК ПАРАЛЛЕЛЬНЫХ ИНТЕРФЕЙСОВ ПРОЦЕССОРА ADSP-2189M И АЦП AD7854/AD7854L Процессор ADSP-2189M (75 МГц) АЦП AD7854/AD7854L tASR (время установки t5 (время установки от сигнала CS процессором адреса и сигнала до RD) = 0 нс мин. (к этой выбора памяти до переднего величине необходимо прибавить фронта RD) = 0.325 нс мин. время декодирования адреса) tRP = (длительность импульса RD) = tRP = (длительность импульса RD) = 3.65 нс + (число циклов ожидания) 3.65 нс + (число циклов ожидания) 13.3 нс = 70.15 нс мин. 13.3 нс = 70.15 нс мин.

tRDD = (время от переднего фронта RD t = (время доступа к данным после до момента достоверной установки сигнала RD) = 50 нс макс.

данных) = 1.65 нс + (число циклов ожидания) 13.3 нс = 68.15 нс мин.

t9 (время удержания шины после tRDH (время удержания данных после сигнала RD) = 5 нс мин./40 нс макс.

заднего фронта RD) = 0 нс мин Примечания:

(1) Добавление 5 циклов ожидания в процессоре ADSP-2189M увеличит время tRP до 70.15 нс, что превышает необходимый минимум t7 (70 нс) и соответствует требованиям по t8 (50 нс).

(2) При максимальном значении t9 может произойти сбой на шине, если цикл записи непосредственно следует за циклом чтения.

Рис. 8. Упрощенная схема интерфейса между двумя устройствами (АЦП и DSP) показана на рис.

8.7. В качестве сигнала окончания преобразования от AD7854/AD7854L используется сигнал BUSY. Нужно заметить, что показанная конфигурация позволяет DSP-процессору записывать данные в регистр управления параллельным интерфейсом AD7854/AD7854L.

Это необходимо для установки различных опций в AD7854/AD7854L и выполнения процесса калибровки. Однако в обычном режиме чтение данных из AD7854/AD7854L осуществляется в соответствии с приведенным выше описанием. Запись в периферийные устройства, включенные в адресное пространство памяти, рассматривается в последующих разделах этой главы.

Параллельные интерфейсы между другими DSP-процессорами и внешними периферийными устройствами могут быть построены подобным способом, однако всякий раз необходимо тщательно изучить временные параметры всех соответствующих сигналов для каждого устройства. Техническая документация большинства АЦП содержит достаточную информацию для организации интерфейса с DSP-процессорами.

a ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС МЕЖДУ АЦП AD7854/AD7854L И ADSP-2189M ТАКТОВЫЙ CONVST ГЕНЕРАТОР ADSP-2189M AD7854/AD7854L 75MHz ADC DMS CS (LOW = READ DB11 - DB0) A HBEN IRQ BUSY WR WR RD RD DATA D23 - D DB11 - DB Примечания: Используется 5 программных циклов ожидания Для записи в АЦП необходимы сигналы HBEN и WR Тактовые импульсы можно получать от процессора DSP Рис. 8. ОРГАНИЗАЦИЯ ПАРАЛЛЕЛЬНОГО ИНТЕРФЕЙСА С DSP ПРОЦЕССОРАМИ: ЗАПИСЬ ДАННЫХ В ЦАП, ПОДКЛЮЧЕННЫЙ С ОТОБРАЖЕНИЕМ В АДРЕСНОЕ ПРОСТРАНСТВО ПАМЯТИ Упрощенная блок-схема стандартного интерфейса между DSP-процессором и параллельным периферийным устройством (например ЦАП) показана на рис. 8.8.

Диаграммы цикла записи в память для семейства ADSP-21xx показаны на рис.8.9.

В большинстве приложений реального времени ЦАП функционирует непрерывно с постоянной тактовой частотой. Большинство ЦАП, используемых для этих приложений, осуществляет двойную буферизацию данных. Имеется входной регистр для фиксации данных, поступающих через асинхронный интерфейс с DSP-процессором, и далее регистр (называемый регистром хранения ЦАП), который управляет токовыми ключами ЦАП.

Регистр хранения ЦАП синхронизируется внешним стабильным генератором, задающим частоту дискретизации. Кроме тактирования регистра хранения ЦАП, данный сигнал используется также для генерации сигнала прерывания DSP-процессора, который указывает на готовность ЦАП к приему новых входных данных.

a ПОДКЛЮЧЕНИЕ ЦАП К ПРОЦЕССОРАМ СЕМЕЙСТВА ADSP-21xx ЧЕРЕЗ ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС ADSP-21xx ЦАП ШИНА АДРЕСА ТАКТОВЫЙ ТАКТОВЫЙ A0- A ПАМЯТИ ГЕНЕРАТОР СИГНАЛ 3 ДЕШИФРАТОР ВЫБОР ВЫБОР DMS АДРЕСА КРИСТАЛЛА ПАМЯТИ ДАННЫХ ЗАПРОС НА ПРЕРЫВАНИЕ IRQ ПРОЦЕССОРА СТРОБ ФИКСАЦИИ ЗАПИСЬ WR ВХОДНЫХ ДАННЫХ В ПАМЯТЬ ВХОДНЫЕ ДАННЫЕ ШИНА ДАННЫХ D В ПАРАЛЛЕЛЬНОМ ПАМЯТИ ВИДЕ Рис. 8. ВРЕМЕННАЯ ДИАГРАММА ЗАПИСИ В ПАМЯТЬ В ПРОЦЕССОРАХ СЕМЕЙСТВА ADSP-21xx DSP CLKOUT A0- A DMS, PMS, BMS, CMS t WP WR t WRA t AW t WWR t ASW t DH t DDR t CWR D t WDE t DW Рис. 8. Таким образом, процесс записи инициируется периферийным устройством посредством установления сигнала запроса прерывания DSP-процессора, указывающего, что периферийное устройство готово к приему новых данных (шаг N 1). Далее DSP-процессор выставляет адрес периферийного устройства на адресной шине (шаг N 2) и переводит в a активное состояние сигнал выбора памяти DMS (шаг N 3). Это приводит к тому, что дешифратор адреса выдает сигнал выбора (chip select) на периферийное устройство (шаг N 5). После спадающего (переднего) фронта сигнала DMS через промежуток времени tASW процессор переводит в активное нулевое состояние сигнал записи WR (шаг N 4).

Длительность импульса WR составляет tWP нс. Данные помещаются на шину данных (D) и удерживаются в течение времени tDW, до перехода сигнала WR в неактивное единичное состояние (шаг N 6). Восходящий (задний) фронт сигнала WR используется для фиксации присутствующих на шине данных (D) во внешнюю параллельную память (шаг N 7).

Данные на шине остаются достоверными еще в течение времени tDH после прохождения положительного фронта сигнала WR.

Основные требования по временным параметрам при записи данных в периферийное устройство показаны на рис. 8.10. Главным параметром здесь является длительность строба записи tWP. Для всех периферийных устройств, кроме самых быстрых, придется использовать циклы ожидания, т.к. этим устройствам нужно больше времени для доступа к данным. На рис. 8.11 приведены основные временные характеристики цикла записи процессора ADSP-2189M. Обратите внимание на то, что все они зависят от тактовой частоты процессора.

ОСНОВНЫЕ ТРЕБОВАНИЯ ПРИ ЗАПИСИ В ПЕРИФЕРИЙНОЕ УСТРОЙСТВО (ПУ) ЧЕРЕЗ ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС Время декодирования адреса и время включения периферийного устройства не должно превышать время tASW установки процессором адреса и сигнала выбора памяти (0.325 нс минимум для процессора ADSP-2189M) Для того, чтобы осуществить доступ без режима ожидания, время установления данных не должно превышать tDW (составляет 2.65 нс для процессора ADSP-2189M при работе на частоте 75 МГц), иначе необходимо программно обеспечить режим ожидания или снизить частоту работы процессора Время удержания входных данных не должно превышать tDH (составляет 2.325 нс для процессора ADSP-2189M при работе на частоте 75 МГц) Периферийное устройство должно работать при длительности строба WR составляющей tWP (3.65 нс мин. для процессора ADSP-2189M при работе на частоте 75 МГц), иначе необходимо программно обеспечить режим ожидания или снизить частоту работы процессора Рис. 8. a ВРЕМЕННЫЕ ХАРАКТЕРИСТИКИ ПРОЦЕССА ПАРАЛЛЕЛЬНОЙ ЗАПИСИ ДЛЯ ПРОЦЕССОРА ADSP-2189M ПРИ РАБОТЕ НА ЧАСТОТЕ 75 МГЦ tCK = период тактового сигнала процессора (13.3 нс) tASW = время установки процессором адреса и сигнала выбора памяти до спадающего (переднего) фронта сигнала записи = 0.25·tCK – 3 нс (минимум) tDW = время от момента установки данных до восходящего (заднего) фронта сигнала записи = 0.5·tCK – 4 нс + (число циклов ожидания) tCK tDH = время удержания данных после восходящего (заднего) фронта сигнала записи = 0.25·tCK – 1 нс tWP = длительность импульса сигнала записи WR = 0.5·tCK – 3 нс + (число циклов ожидания) tCK (минимум) Рис. 8. Микросхема AD5340 – это 12-ти разрядный ЦАП, работающий на частоте дискретизации 100 кГц, имеющий параллельный цифровой интерфейс. Данный АЦП питается от однополярного источника питания напряжением +2.5-5.5 В и рассеивает мощность 345 мкВт (при напряжении питания 3 В). В энергосберегающем режиме потребляемая мощность прибора снижается до 0.24 мкВт. ЦАП AD5340 имеет в своем составе выходной буферный усилитель, который способен формировать выходной сигнал в диапазоне значений от нуля до напряжения питания. В ИС AD5340 можно задействовать или отключить встроенный буфер для источника опорного напряжения. В устройстве имеется встроенная схема формирования сигнала сброса при включении питания, гарантирующая нулевое значение сигнала на выходе ЦАП до тех пор, пока в ЦАП не будут записаны корректные данные. Структурная схема ЦАП показана на рис. 8.12. На входе прибора осуществляется двойная буферизация данных. Основные временные характеристики интерфейса между двумя устройствами (ЦАП и DSP) приведены на рис. 8.13.

Спецификация временных параметров цикла записи для ADSP-2189M дается для тактовой частоты 75 МГц.

a 12-РАЗРЯДНЫЙ ЦАП AD5340 С ЧАСТОТОЙ ПРЕОБРАЗОВАНИЯ 100 КГЦ И ПАРАЛЛЕЛЬНЫМ ВХОДОМ V REF СХЕМА СБРОСА ПРИ ВКЛЮЧЕНИИ AD ПИТАНИЯ DB ВХОДНОЙ РЕГИСТР DB 0 РЕГИСТР ЦАП BUF ЦАП V OUT БУФ.

GAIN РАЗРЯДОВ CS СБРОС WR CLR КОНТРОЛЬ НАПРЯЖЕНИЯ LDAC ПИТАНИЯ PD GND Рис. 8. ВРЕМЕННЫЕ ХАРАКТЕРИСТИКИ ПАРАЛЛЕЛЬНЫХ ИНТЕРФЕЙСОВ ПРОЦЕССОРА ADSP-2189M И ЦАП AD Процессор ADSP-2189M (75 МГц) ЦАП AD tASW (время установки t1 (время установки от сигнала CS процессором адреса и сигнала до WR) = 0 нс мин.

выбора памяти до переднего фронта WR) = 0.325 нс мин.

tWP = (длительность импульса WR) t3 = (длительность импульса WR) = 3.65 нс + (число циклов = 20 нс мин.

ожидания) 13.3 нс = 30.25 нс мин.

tDW = (время от установки данных t4 = (время от установки данных до до заднего фронта WR) = 2.65 нс + установки сигнала WR) (число циклов ожидания) 13.3 нс = 5 нс мин.

= 29.25 нс мин.

t5 (время удержания данных до tDH (время удержания данных после сигнала WR) = 4.5 нс мин.

заднего фронта WR) = 2.325 нс мин Примечание:

Добавление 2 циклов ожидания в процессоре ADSP-2189M увеличит время tWP до 30.25 нс и время tDW до 29.25 нс, что превышает величины t3 (20 нс) и t (5 нс) соответственно.

Рис. 8. ИНТЕРФЕЙС a Исследование временных характеристик, изображенных на рис. 8.13, показывает, что для обеспечения совместимости по синхронизации между устройствами потребуется программирование двух циклов ожидания в процессоре ADSP-2189M. Это позволяет увеличить длительность строба записи (WR) до 30.25 нс, что превышает минимально необходимую длительность строба записи в ЦАП AD5340 (20 нс). Минимальное время установления данных в микросхеме AD5340, равное 5 нс, также перекрывается при использовании двух циклов ожидания. Упрощенная схема интерфейса между двумя устройствами показана на рис. 8.14.

Параллельные интерфейсы с другими DSP-процессорами могут быть организованы подобным образом, для чего необходимо подробное изучение временных спецификаций всех соответствующих сигналов каждого из взаимодействующих устройств.

ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС МЕЖДУ ЦАП AD5340 И ADSP-2189M ТАКТОВЫЙ LDAC ГЕНЕРАТОР AD ADSP-2189M 75MHz DAC DMS CS IRQ WR WR D DB 0 - DB Примечания: Используется 2 программных цикла ожидания Тактовые импульсы можно получать от процессора DSP Рис. 8. ОРГАНИЗАЦИЯ ПОСЛЕДОВАТЕЛЬНОГО ИНТЕРФЕЙСА С DSP ПРОЦЕССОРАМИ DSP-процессоры, имеющие последовательные порты (например, семейство ADSP-21XX), позволяют организовать простой интерфейс с такими периферийными устройствами, как АЦП и ЦАП. Наличие последовательного порта устраняет необходимость использования больших параллельных шин для подключения АЦП и ЦАП к DSP-процессорам. Чтобы уяснить принцип последовательной передачи данных, мы рассмотрим сначала работу последовательного порта процессоров семейства ADSP-21XX.

Структурная схема одного из двух последовательных портов процессора семейства ADSP 21XX показана на рис. 8.15. Передающий (TX) и принимающий (RX) регистры последовательного порта определены на уровне синтаксиса языка ассемблера процессоров семейства ADSP-21XX и не отображаются в памяти процессора.

a СТРУКТУРНАЯ СХЕМА ПОСЛЕДОВАТЕЛЬНОГО ПОРТА ПРОЦЕССОРОВ СЕМЕЙСТВА ADSP-21xx ШИНА ДАННЫХ ПАМЯТИ ДАННЫХ (DMD) 16 RXn TXn СХЕМА РЕГИСТР ДАННЫХ РЕГИСТР ДАННЫХ КОМПАНДЕРА ДЛЯ ПРИЕМА ДЛЯ ПЕРЕДАЧИ µ ИЛИ A СДВИГОВЫЙ СДВИГОВЫЙ ПОСЛЕДОВАТЕЛЬНОЕ РЕГИСТР РЕГИСТР УПРАВЛЕНИЕ ДЛЯ ПЕРЕДАЧИ ДЛЯ ПРИЕМА Полярность импульсов ВНУТРЕННИЙ TFS и RFS можно ГЕНЕРАТОР устанавливать ТАКТОВЫХ программно ИМПУЛЬСОВ DT TFS SCLK RFS DR Рис. 8. ОСОБЕННОСТИ РАБОТЫ ПОСЛЕДОВАТЕЛЬНОГО ПОРТА В ПРОЦЕССОРАХ СЕМЕЙСТВА ADSP-21xx Отдельные секции приема и передачи данных для каждого порта Двойная буферизация регистров приема и передачи данных Тактовые импульсы для последовательного обмена могут генерироваться как внутри процессора, так и поступать извне Сигналы синхронизации фреймов могут быть внутренними или внешними Длина передаваемых слов может составлять от 3 до 16 бит Автоматическая генерация прерываний Аппаратный компандер освобождает ресурс ядра процессора Рис. 8. В приемной части последовательного порта сигнал фреймовой синхронизации приема (RFS) инициирует прием данных. Последовательный поток принимаемых данных (DR) от внешнего устройства (АЦП), побитно направляется в приемный регистр сдвига. Для битовой синхронизации используются спадающие фронты тактовых импульсов сигнала SCLK. После завершения приема очередного слова, оно записывается в регистр приема данных (RX), и последовательный порт генерирует запрос прерывания, по которому ядро процессора имеет возможность прочитать принятое слово из регистра (RX).

a Запись в регистр передачи данных (TX) подготавливает последовательный порт к передаче данных. Начало передачи данных сопровождается сигналом фреймовой синхронизации передачи (TFS). Затем слово из регистра передачи данных (TX) записываются во внутренний передающий регистр сдвига. Данные из передающего регистра сдвига побитно посылаются на периферийное устройство (ЦАП). Для синхронизации последовательно передаваемых на внешнее устройство данных (DT) используются положительные фронты импульсов тактового сигнала SCLK. После передачи первого бита последовательный порт генерирует запрос прерывания, по которому ядро процессора может записать в регистр передачи данных новое слово, несмотря на то, что передача предыдущих данных еще не завершена.

При нормальном режиме фреймовой синхронизации сигнал фреймовой синхронизации (RFS или TFS) проверяется по нисходящему фронту тактового сигнала SCLK. Если в этот момент сигнал фреймовой синхронизации активен, то данные доступны (в режиме передачи) или данные фиксируются в приемном регистре сдвига (в режиме приема) по нисходящему фронту следующего тактового импульса сигнала SCLK. Сигнал фреймовой синхронизации не проверяется далее до окончания передачи или приема всего оставшегося слова. При альтернативном режиме фреймовой синхронизации сигнал фреймовой синхронизации устанавливается в том же самом такте сигнала SCLK, что и первый бит слова. Биты данных фиксируются по нисходящему фронту сигнала SCLK, но сигнал фреймовой синхронизации проверяется только в такте, соответствующем первому биту. Генерированный внутри сигнал фреймовой синхронизации остается в активном состоянии на все время приема или передачи последовательного слова. Альтернативный режим фреймовой синхронизации последовательного порта в процессорах семейства ADSP-21XX обычно используется для приема данных от АЦП или передачи данных на ЦАП.

Последовательные порты процессоров семейства ADSP-21XX чрезвычайно универсальны.

Сигналы TFS, RFS или SCLK могут либо генерироваться встроенным генератором процессора семейства ADSP-21XX (режим master), либо поступать от внешнего источника (режим slave). Полярность этих сигналов может быть изменена программно, еще более повышая таким образом гибкость интерфейса. Порт также содержит аппаратные средства компандирования с µ- и A-характеристикой для голосовых телекоммуникационных приложений.

ОРГАНИЗАЦИЯ ПОСЛЕДОВАТЕЛЬНОГО ИНТЕРФЕЙСА МЕЖДУ DSP ПРОЦЕССОРОМ И АЦП Временные диаграммы работы последовательного порта процессора ADSP-2189M, работающего в режиме приема (альтернативный режим фреймовой синхронизации), показаны на рис. 8.17. Первый отрицательный (нисходящий) фронт сигнала SCLK, следующий после отрицательного (нисходящего) фронта сигнала RFS, синхронизирует фиксацию старшего бита данных (MSB) от АЦП во входном регистре сдвига процессора.

Процесс продолжается до тех пор, пока все последовательные биты не будут поочередно приняты во входном регистре сдвига. Основные временные характеристики, на которые следует обратить внимание, это время установления последовательных данных (tSCS) и время их удержания (tSCH) по отношению к отрицательным фронтам сигнала SCLK. В случае использования процессора ADSP-2189M, эти значения равны соответственно 4 и 7 нс. При использовании АЦП последнего поколения, оснащенных высокоскоростными последовательными портами, обычно не возникает трудностей в обеспечении этих характеристик даже при максимальной скорости последовательной передачи данных.

a ВРЕМЕННАЯ ДИАГРАММА РАБОТЫ ПОСЛЕДОВАТЕЛЬНОГО ПОРТА ПРОЦЕССОРА ADSP-2189M ADC SCLK RFS IN t SCS t SCH t SCS 4 нс 7 нс MSB BIT n LSB DR IN РЕЖИМ ЧЕРЕДОВАНИЯ ФРЕЙМОВ, АЦП ЯВЛЯЕТСЯ ВЕДУЩИМ УСТРОЙСТВОМ (MASTER) Рис. 8. Микросхемы AD7853/AD7853L – это 12-ти разрядные АЦП, поддерживающие частоты дискретизации 100/200 кГц и работающие от однополярного источника питания напряжением от +3 В до + 5.5 В с потреблением всего 4.5 мВт (AD7853L при напряжении питания +3 В). После каждого преобразования устройство автоматически переходит в режим пониженного энергопотребления и потребляемая мощность снижается до 25 мкВт.

В микросхеме AD7853/AD7853L применяется схема последовательного приближения и используется ЦАП с перераспределением зарядов (ЦАП на переключаемых конденсаторах). Наличие режима калибровки позволяет устранить погрешность смещения и скомпенсировать погрешности усиления. Структурная схема устройства показана на рис. 8.18.

Микросхема AD7853 может работать при частоте внешнего тактового генератора до 4 МГц. Для AD7853L максимальная частота ограничена значением 1.8 МГц. Временные диаграммы для AD7853L показаны на рис. 8.19. В микросхемах AD7853/AD7853L можно конфигурировать выводы SYNC и SCLK как входы или выходы. В показанном примере генерация этих сигналов осуществляется микросхемой AD7853L. Задающий генератор сигнала синхронизации последовательного порта AD7853L работает на максимальной частоте 1.8 МГц (период 556 нс). Биты данных достоверны в течение 330 нс после появления положительных фронтов сигнала SCLK. Это позволяет получить как минимум около 330 нс для установления данных до спадающего фронта сигнала SCLK, что удовлетворяет требованию на минимальную величину tSCS в 4 нс для процессора ADSP 2189M. Время удержания данных после спадающего фронта сигнала SCLK составляет приблизительно 226 нс, что тоже полностью удовлетворяет временным требованиям на величину tSCH в 7 нс для процессора ADSP-2189M. Эти простые вычисления показывают, что требования, предъявляемые спецификацией процессора ADSP-2189M ко времени установления данных и сигнала RFS, а также ко времени их удержания, выполнены со значительным запасом.

a 12-РАЗРЯДНЫЙ АЦП AD7853/AD7853L С ЕДИНСТВЕННЫМ НАПРЯЖЕНИЕМ ПИТАНИЯ +3 В, С ЧАСТОТОЙ ДИСКРЕТИЗАЦИИ 200/100 КГЦ И ПОСЛЕДОВАТЕЛЬНЫМ ВЫХОДОМ AV DD AGND AGND AIN(+) DV DD AD7853L T/H AIN(–) ИСТОЧНИК ОПОРНОГО НАПРЯЖЕНИЯ 2.5 V DGND COMP REF IN / BUF REF OUT CHARGE CLKIN РЕГИСТР ПОСЛЕДОВ.

C REF REDISTRIBUTION ПРИБЛИЖЕНИЯ DAC CONVST И УПРАВЛЕНИЕ C REF ПРЕОБРАЗОВАТЕЛЕМ BUSY ПАМЯТЬ CAL SLEEP ДЛЯ КАЛИБРОВКИ И КОНТРОЛЛЕР ПОСЛЕДОВАТЕЛЬНЫЙ ИНТЕРФЕЙС И УПРАВЛЯЮЩИЙ РЕГИСТР SM1 SM2 SYNC DIN DOUT SCLK POLARITY Рис. 8. ВРЕМЕННАЯ ДИАГРАММА ЗАПИСИ В ПАМЯТЬ В ПРОЦЕССОРАХ СЕМЕЙСТВА ADSP-21XX SYNC (O/P) SCLK 1 5 (O/P) 330 нс min ВЫСОКО ИМПЕДАНСНОЕ СОСТОЯНИЕ DB DB DB ВЫСОКО DOUT (O/P) ИМПЕДАНСНОЕ СОСТОЯНИЕ 556 нс 226 нс Рис. 8. На рис. 8.20 показана система, состоящая из АЦП AD7853L и процессора ADSP-2189M, функционирующая в режиме передачи данных от АЦП к DSP (альтернативный режим фреймовой синхронизации, АЦП работает в режиме "мастер"). В ИС AD7853/AD7853L имеются внутренние регистры, которые доступны для записи со стороны DSP-процессора через последовательный порт. Эти регистры используются для установки различных режимов работы АЦП AD7853/AD7853L, а также для инициализации процесса a калибровки. Используемые для этого сигналы не показаны на приведенной ниже диаграмме.

ПОСЛЕДОВАТЕЛЬНЫЙ ИНТЕРФЕЙС МЕЖДУ АЦП AD7853/AD7853L И ADSP-2189M ТАКТОВЫЙ CLKIN ГЕНЕРАТОР ADSP-2189M AD7853/ 4МГц / 1,8МГц max 75 МГц AD7853L ГЕНЕРАТОР DSP ADC ИМПУЛЬСОВ CONVST ПРЕОБРАЗОВАНИЯ (НЕОБЯЗАТЕЛЬНО) SCLK SCLK RFS SYNC DR DOUT ПОСЛЕДО ВАТЕЛЬНЫЙ ПОРТ Рис. 8. ОРГАНИЗАЦИЯ ПОСЛЕДОВАТЕЛЬНОГО ИНТЕРФЕЙСА МЕЖДУ DSP ПРОЦЕССОРОМ И ЦАП Организация интерфейса между последовательными портами ЦАП и процессора семейства ADSP-21xx также относительно проста и подобна рассмотренной выше реализации взаимодействия между АЦП и процессором. Далее мы не будем заново рассматривать детали, но покажем простой пример организации интерфейса.

Микросхема AD5322 представляет собой 12-разрядный сдвоенный ЦАП с частотой дискретизации 100 кГц, оснащенный последовательным входным интерфейсом. Прибор работает от однополярного источника питания с напряжением +2.5-5.5 В;

структурная схема устройства показана на рис. 8.21. Потребляемая мощность микросхемы при напряжении питания +3 В составляет 690 мкВт. В режиме пониженного энергопотребления потребляемая мощность снижается до 0.15 мкВт. Уровень гармонических искажений выходного сигнала не превышает -70 дБ относительно полной шкалы на частоте 10 кГц. Опорное напряжение для каждого ЦАП подается независимо через соответствующие выводы микросхемы (по одному на каждый ЦАП). Внешнее опорное напряжение может подаваться как через внутренние буферы, имеющиеся на соответствующих входах, так и напрямую. Выходы обоих ЦАП могут одновременно обновляться с помощью асинхронного сигнала LDAC. Устройство имеет встроенную схему формирования сигнала сброса по включению питания, гарантирующую нулевое значение сигнала на выходе ЦАП до тех пор, пока в ЦАП не будут записаны корректные данные.

a СТРУКТУРНАЯ СХЕМА 12-РАЗРЯДНОГО ЦАП AD СО СКОРОСТЬЮ ПРЕОБРАЗОВАНИЯ 100 КГЦ V REFA V DD СХЕМА СБРОСА ПРИ AD ВКЛЮЧЕНИИ РЕГИСТР ВХОДНОЙ STRING ЦАП РЕГИСТР DAC A A A V OUTA SYNC РЕЗИСТОРНАЯ ЦЕПЬ СХЕМА УПРАВЛЕНИЯ ЭНЕРГО SCLK ПОТРЕБЛЕНИЕМ DIN РЕГИСТР ВХОДНОЙ STRING ЦАП РЕГИСТР DAC B B B V OUTB РЕЗИСТОРНАЯ ЦЕПЬ GND V REFB LDAC Рис. 8. Данные обычно передаются в AD5322 посредством использования входов SCLK, DIN и SYNC из последовательного порта DSP-процессора. Когда сигнал SYNC переходит в активное нулевое состояние, разрешается ввод данных в приемный регистр сдвига ЦАП.

Данные фиксируются в приемном регистре сдвига микросхемы AD5322 по спадающим фронтам следующих 16 импульсов сигнала SCLK. Организация стандартного интерфейса между процессором ADSP-2189M и ЦАП AD5322 показана на рис. 8.22. Нужно заметить, что сигнал синхронизации для AD5322 задается генератором тактового сигнала процессора ADSP-2189M. Также существует возможность внешней по отношению к AD5322 генерации сигналов SCLK и SYNC и их использования для синхронизации процессора ADSP-2189M. Последовательный интерфейс AD5322 недостаточно быстр для работы с ADSP-2189M на максимальной скорости, которую может обеспечить процессор.

Однако частота сигнала синхронизации последовательного порта процессора может быть запрограммирована на соответствующую скорость, поддерживаемую быстрыми или медленными ЦАП.

Входной регистр сдвига в микросхеме AD5322 имеет разрядность 16 бит. 16-разрядное слово состоит из четырех битов управления, за которыми следуют 12 бит данных для ЦАП. Первый посылаемый бит определяет, для какого из двух имеющихся ЦАП (А или B) предназначены данные. Второй бит определяет использование буферизированного или небуферизированного режима работы входа опорного напряжения. Следующие два бита управляют режимами работы ЦАП (нормальный режим, режим пониженного энергопотребления с заземлением выходов через 1 кОм или через 100 кОм, режим пониженного энергопотребления с высокоимпедансным выходом).

БЛОК ИНТЕРФЕЙСА a ПОСЛЕДОВАТЕЛЬНЫЙ ИНТЕРФЕЙС МЕЖДУ ЦАП AD5322 И ПРОЦЕССОРОМ ADSP-2189M ADSP-2189M AD 75 МГц DAC SCLK SCLK TFS SYNC DT DIN ПОСЛЕДО ВАТЕЛЬНЫЙ ПОРТ Рис. 8. ОРГАНИЗАЦИЯ ИНТЕРФЕЙСА МЕЖДУ УСТРОЙСТВАМИ АНАЛОГОВОГО ВВОДА-ВЫВОДА, КОДЕКАМИ И DSP-ПРОЦЕССОРАМИ Так как большинство приложений цифровой обработки сигналов требует наличия одновременно АЦП и ЦАП, то широкое развитие получили универсальные устройства, интегрирующие функции кодека и портов ввода-вывода на одном кристалле и обеспечивающие простое подключение к стандартным DSP-процессорам. Эти устройства называют аналоговыми оконечными устройствами (далее по тексту – AFE – Analog Front End).

Функциональная схема микросхемы AD73322 показана на рис. 8.23. Данный прибор представляет собой двойной AFE с двумя 16-разрядными АЦП и двумя 16-разрядными ЦАП с возможностью работы с частотой дискретизации 64 кГц. ИС AD73322 разработана для универсального применения, включая обработку речи и телефонию с использованием сигма-дельта АЦП и сигма-дельта ЦАП. Каждый канал обеспечивает отношение сигнал/шум на уровне 77 дБ в пределах голосовой полосы частот.

Каналы АЦП и ЦАП имеют программируемые коэффициенты усиления по входу и выходу с диапазонами до 38 дБ и 21 дБ соответственно. Встроенный источник опорного напряжения допускает использование однополярного питающего напряжения величиной +2.7-5.5 В. Его потребляемая мощность при напряжении питания +3 В составляет 73 мВт.

a СТРУКТУРНАЯ СХЕМА ИС AD73322 – 16-РАЗРЯДНОГО КОДЕКА С ЧАСТОТОЙ ДИСКРЕТИЗАЦИИ 64 КГЦ С ОДНОПОЛЯРНЫМ ПИТАНИЕМ И ПОСЛЕДОВАТЕЛЬНЫМ ИНТЕРФЕЙСОМ AVDD1 AVDD2 DVDD VFBP SDI VINP1 АЦП VINN1 КАНАЛ SDIFS VFBN SCLK VOUTP ЦАП КАНАЛ VOUTN SE ПОСЛЕДО REFOUT И.О.Н.

ВАТЕЛЬНЫЙ RESET REFCAP ПОРТ VFBP АЦП VINP2 MCLK КАНАЛ VINN VFBN SDOFS VOUTP ЦАП КАНАЛ SDO VOUTN AGND1 AGND2 DGND Рис. 8. Частота дискретизации кодека может быть запрограммирована на одно из четырех фиксированных значений: 64 кГц, 32 кГц, 16 кГц и 8 кГц при частоте опорного задающего генератора 16.384 МГц. Последовательный порт позволяет легко организовать интерфейс одного или нескольких кодеков, включенных каскадно, со стандартными DSP процессорами, имеющимися на рынке, например процессорами семейства ADSP-21XX.

Скорость передачи данных по последовательному порту может программироваться, что позволяет осуществлять интерфейс как с быстрыми, так и с медленными DSP процессорами. Организация интерфейса кодека с процессором семейством ADSP-218X показана на рис. 8.24. Вывод SE (включение последовательного порта) может управляться от программируемого выхода общего назначения, например FL1, или, в случаях когда не требуется перевод последовательного порта в энергосберегающий режим, на этот вывод может постоянно подаваться высокий уровень через подходящий нагрузочный резистор.

Вывод сброса (RESET) может быть соединен с сигналом общего аппаратного сброса системы или может управляться любым программируемым выходом общего назначения.

В режиме программирования данные передаются от DSP-процессора в управляющие регистры микросхемы AD73322 для активации необходимого режима работы. После программирования конфигурации устройства, т.е. после правильной установки различных регистров управления, кодек может выйти из режима программирования и войти в режим передачи данных. Данные от двух АЦП передаются в DSP-процессор двумя блоками, состоящими из 16-ти разрядных слов. Точно так же данные для двух ЦАП передаются от DSP-процессора к микросхеме AD73322 аналогичными способом. Упрощенные временные диаграммы работы последовательного интерфейса показаны на рис. 8.24.

a СХЕМА ИНТЕРФЕЙСА КОДЕКА AD И ПРОЦЕССОРА СЕРИИ ADSP-218x (РЕЖИМ ПЕРЕСЫЛКИ ДАННЫХ) ТАКТ.ГЕН.

TFS SDIFS 16,384 МГц DT SDI AD ADSP-218x CODEC DSP SCLK SCLK DR SDO RFS SDOFS FL0 RESET FL1 SE SE SCLK SDOFS ОТСЧЕТ АЦП, УСТР-ВО 2 ОТСЧЕТ АЦП, УСТР-ВО SDO SDIFS SDI ОТСЧЕТ ЦАП, УСТР-ВО 2 ОТСЧЕТ ЦАП, УСТР-ВО Рис. 8. Микросхема AD73422 – это первое изделие в семействе продуктов dspConverter™, которые интегрируют в себе двухканальный кодек (AD73322) и DSP-процессор (52 MIPS ADSP-2185L/86L). Устройство, обладающее полными функциональными возможностями двухканального кодека и DSP-процессора, размещено в небольшом 119-выводном пластмассовом корпусе типа PBGA размером 1422 мм. Очевидное преимущество такого подхода – экономия площади печатной платы. Используемые АЦП и ЦАП обеспечивают отношение сигнал / шум приблизительно 77 дБ в полосе звуковых частот.

Микросхема AD74222-80 имеет на своем кристалле 80 Кб памяти, сконфигурированной как 16 Кб (24 разряда) ОЗУ программ и 16 Кб (16 разрядов) ОЗУ данных. Встроенное ОЗУ микросхемы AD73422-40 объемом 40 Кб разделено на 8 Кб (24 разряда) памяти программ и 8 Кб (16 разрядов) памяти данных. Режим пониженного энергопотребления обеспечивает низкую потребляемую мощность, необходимую для реализации оборудования с батарейным питанием. Микросхема AD73422 работает при напряжении питания +3 В и рассеивает приблизительно 120 мВт при полнофункциональном режиме работы.

a ОСНОВНЫЕ ОСОБЕННОСТИ ИС AD73422 dspConverter™ Полный сдвоенный кодек (AD73322) и DSP (ADSP-2185L/86L) Корпус BGA 14 22 мм Однополярное питание +3 В, потребление 73 мВт Режим пониженного энергопотребления КОДЕК:

Два сигма-дельта-АЦП и ЦАП, 16-разр Частоты дискретизации: 8, 16, 32, и 64 КГц Отношение сигнал/шум 77 dB DSP:

52 MIPS Совместим по кодам с ADSP-218x 80 Kб или 40 Kб памяти на кристалле Рис. 8. ОРГАНИЗАЦИЯ ВЫСОКОСКОРОСТНОГО ИНТЕРФЕЙСА С появлением DSP-процессоров с высокими тактовыми частотами и новыми архитектурными решениями стали возможны анализ и обработка весьма широкополосных сигналов. Программируемость DSP-процессоров делает возможным выполнение различных алгоритмов на тех же самых аппаратных средствах, обеспечивая расширение функциональных возможностей системы. Показанная на рис. 8.26 упрощенная система обеспечивает взаимодействие процессора ADSP-21065L с быстродействующими АЦП и ЦАП посредством использования параллельного интерфейса и внешнего порта DSP процессора. Семейство DSP-процессоров SHARC позволяет использовать несколько вариантов взаимодействия АЦП и ЦАП с внешним портом процессора. Данное взаимодействие может быть реализовано с использованием контроллера прямого доступа к памяти (ПДП) DSP-процессора, или программно, с использованием ядра процессора.

Использование ПДП не загружает ядро DSP-процессора, что дает возможность ядру продолжать работу (выполнять инструкции программы), в то время как данные читаются и записываются из/во внутреннюю память.

Микросхема AD9201 представляет собой двухканальный 10-разрядный АЦП, работающий с частотой дискретизации 20 МГц, с однополярным питанием в диапазоне от +2.7 В до +5.5 В и рассеиваемой мощностью 215 мВт (при напряжении питания +3В).

Параметры прибора AD9201 удовлетворяют требованиям к АЦП, необходимым для многих приложений, например, для реализации высокоскоростных квадратурных каналов телекоммуникационных систем. Наличие входных буферов, внутреннего источника опорного напряжения и мультиплексированных цифровых выходных буферов делает очень простой организацию интерфейса с АЦП AD9201.

ЦАП AD9761 предназначен для совместной работы с АЦП AD9201. Данная микросхема представляет собой двухканальный 10-разрядный ЦАП с частотой дискретизации 20 МГц на канал, работающий от однополярного источника питания с напряжением в диапазоне от +2.7 В до +5.5 В и рассеиваемой мощностью 200 мВт (при напряжении питания +3 В).

Встроенный источник опорного напряжения, наличие цифровых буферов и 2-кратная интерполяция делают ЦАП AD9761 весьма полезным при построении передатчиков с квадратурными каналами.

a СХЕМА ИНТЕРФЕЙСА МЕЖДУ АЦП AD9201, ЦАП AD9761 И ПРОЦЕССОРОМ ADSP-21065L ADSP - 21065L A D0 - D RD WR СДВОЕННЫЙ TCLK 10-РАЗРЯДНЫЙ АЦП НА 20 МГЦ AD AD ADC DAC D0 - D9 D0 - D СДВОЕННЫЙ 10-РАЗРЯДНЫЙ CLOCK CLOCK ЦАП НА 20 МГЦ SELECT SELECT CHIP-SELECT WRITE Рис. 8. СИСТЕМНЫЙ ИНТЕРФЕЙС ПРОЦЕССОРА DSP На рис. 8.26 показана упрощенная система на базе процессора ADSP-2189M, использующая полномасштабную модель памяти. Она включает два устройства, работающие через последовательные интерфейсы, 8-разрядную EPROM, внешнюю оверлейную память программ и данных. Возможность программной генерации циклов ожидания позволяет легко подключать быстрый процессор к более медленным периферийным устройствам. Процессор ADSP-2189M также поддерживает четыре внешних прерывания, семь универсальных сигналов ввода-вывода и два последовательных порта. Один из последовательных портов может быть сконфигурирован как источник двух дополнительных сигналов прерывания, один универсальный вход и один универсальный сигнал вывода, что даст в сумме шесть внешних сигналов прерывания, девять каналов ввода-вывода общего назначения при сохранении одного полнофункционального последовательного порта. Процессор ADSP-2189M может также работать в режиме доступа к хост-памяти (host memory mode), который позволяет организовать доступ по всей ширине внешней шины данных, но ограничивает адресацию одним адресным битом. Дополнительные периферийные устройства могут быть подключены в режиме host memory mode при использованием внешних аппаратных средств для генерации и фиксации дополнительных адресных сигналов.

a ПРИМЕР СИСТЕМЫ НА БАЗЕ ADSP-2189M.

ПОЛНОМАСШТАБНАЯ МОДЕЛЬ ПАМЯТИ ADSP-2189M CLKIN 1/2 X CLOCK ADDR OR ADDR BYTE CRYSTAL XTAL 8 MEMORY DATA DATA INTERRUPTS IRQ x BMS CS GENERAL MODE x WR PURPOSE IO I/O SPACE ADDR RD DATA (PERIPHERALS) 2048 LOCATIONS УСТРОЙСТВО IOMS SPORT CS С ПОСЛЕДОВА ТЕЛЬНЫМ ИНТЕРФЕЙСОМ OVERLAY ADDR MEMORY DATA УСТРОЙСТВО PMS SPORT С ПОСЛЕДОВА TWO 8K PM SEGMENTS DMS ТЕЛЬНЫМ TWO 8K DM SEGMENTS ИНТЕРФЕЙСОМ CMS BR BUS REQUEST/ BG GRANT/HUNG BGH PWD POWER DOWN INPUT PWDACK POWER DOWN OUTPUT Рис. 8. a СПИСОК ЛИТЕРАТУРЫ 1. Steven W. Smith, The Scientist and Engineer’s Guide to Digital Signal Processing, Second Edition, 1999, California Technical Publishing, P.O. Box 502407, San Diego, CA 92150. Also available for free download at:

http://www.dspguide.com or http://www.analog.com 2. C. Britton Rorabaugh, DSP Primer, McGraw-Hill, 1999.

3. Richard J. Higgins, Digital Signal Processing in VLSI, Prentice-Hall, 1990.

a ГЛАВА ПРИМЕНЕНИЕ DSP Высокопроизводительные модемы для передачи данных по телефонным линиям общего пользования (POTS) Модемы удаленного доступа к серверу (RAS) Асимметричные цифровые линии стандарта ADSL Цифровые сотовые телефоны Телефоны стандарта GSM, использующие комплект ИМС (чипсет) низкочастотной обработки SoftFone™ и чипсет радиоканала Othello™ Аналоговые базовые станции сотовой телефонии Цифровые базовые станции сотовой телефонии Управление электродвигателями Кодеки и процессоры обработки в узкополосных голосовых каналах и аудиосистемах Сигма-дельта АЦП с программируемым цифровым фильтром a ГЛАВА ПРИМЕНЕНИЕ DSP Уолт Кестер ВЫСОКОПРОИЗВОДИТЕЛЬНЫЕ МОДЕМЫ ДЛЯ ПЕРЕДАЧИ ДАННЫХ ПО ТРАДИЦИОННЫМ ТЕЛЕФОННЫМ ЛИНИЯМ (POTS) Модемы (модуляторы/демодуляторы) широко используются для передачи и приема цифровых данных с аналоговой модуляцией по телефонным сетям общего назначения (POTS) и частным линиям. Данные передаются в цифровом формате, и телефонный канал рассчитан на передачу голосовых сигналов в полосе частот от 300 до 3000 Гц. Для телефонного канала передачи характерны высокий уровень искажений, шума, перекрестные искажения, рассогласования полного сопротивления, паразитные эхо сигналы и другие недостатки. Подобные явления незначительно искажают речевые сигналы, но могут привести к многочисленным ошибкам при цифровой передаче данных.

Основное назначение передающей части модема состоит в том, чтобы подготовить цифровые данные для передачи по аналоговой голосовой линии. Цель приемной части модема состоит в том, чтобы получить сигнал в аналоговой форме и восстановить исходные цифровые данные при наличии приемлемого уровня ошибок. Современные высокопроизводительные модемы используют методы цифровой обработки для выполнения таких функций, как модуляция, демодуляция, обнаружение и исправление ошибок, настройка параметров передачи и подавление эхо.

Блок-схема обычного телефонного канала (POTS) показана на рис. 9.1. Чаще всего телефонная связь осуществляется с помощью нескольких соединений в телефонной сети.

Наиболее широко распространенная абонентская линия представляет собой двухпроводную витую пару, которая на телефонной станции преобразуется в четырехпроводную. При этом два проводника работают на передачу и два на прием.

Сигнал преобразуется обратно к 2-проводной паре на линии удаленного абонента.

Преобразование двухпроводной линии в четырехпроводную осуществляется с помощью так называемой гибридной схемы. Гибридная схема преднамеренно вносит рассогласование импеданса, чтобы предотвратить колебательный процесс в четырехпроводной магистральной линии. Рассогласование приводит к отражению части переданного сигнала и возникновению эхо-сигнала на приемной стороне. Это эхо может привести к потере данных, которые приемник получает от удаленного модема.

Полудуплексные модемы могут поочередно, а не одновременно принимать и передавать данные по двухпроводной линии. Дуплексные модемы также работают на двухпроводную линию, но способны совмещать передачу и прием данных. Работа в дуплексном режиме требует от модема способности отделения принимаемого сигнала от отражения (эха) передаваемого сигнала. Это достигается или назначением для сигналов разного направления различных частотных диапазонов, разделяемых с помощью фильтрации, или подавлением эха, при котором синтезируется «эхо» – копия отраженного передаваемого сигнала и оно вычитается из принимаемого смешанного сигнала.

a АНАЛОГОВЫЙ МОДЕМ, РАБОТАЮЩИЙ С ТЕЛЕФОННОЙ ЛИНИЕЙ ОБЩЕГО ПОЛЬЗОВАНИЯ СДВИГ ШУМ ЧАСТОТЫ БЛИЖНИЙ УДАЛЕННЫЙ МОДЕМ МОДЕМ КАНАЛ + ПЕРЕДАЧИ ПЕРЕДАТЧИК ПРИЕМНИК 2 ГИБРИДНАЯ ДАЛЬНЕЕ ГИБРИДНАЯ БЛИЖНЕЕ СХЕМА ЭХО СХЕМА ЭХО ПРИЕМНИК ПЕРЕДАТЧИК КАНАЛ + ПРИЕМА СДВИГ ШУМ ЧАСТОТЫ ЧЕТЫРЕХПРОВОДНОЙ ТРАКТ Рис. 9. В традиционной телефонной связи существует два типа эха. Первое эхо – это отражение от ближней (входной) гибридной схемы телефонной станции, а второе эхо – от дальней (выходной) гибридной схемы. В процессе передачи сигнала на большое расстояние передаваемый сигнал подвергается преобразованиям несущей частоты с помощью гетеродина. Так как частоты гетеродинов в сети не совсем совпадают, несущая частота эхо-сигнала, отраженного от выходной гибридной схемы, может отличаться от несущей частоты передаваемого сигнала. В современных приложениях этот сдвиг может ухудшить степень подавления эхо-сигнала. Поэтому для схемы эхоподавления желательно компенсировать этот частотный сдвиг.

Для передачи по телефонным сетям синусоидальная несущая модулируется цифровым сигналом, в результате чего получается модулированный сигнал звуковой частоты.

Частота несущей выбирается так, чтобы укладываться в пределы полосы частот телефонного канала. В режиме передачи модем модулирует цифровыми данными несущую частоту, в режиме приема модем детектирует звуковую несущую и выделяет из нее цифровые данные.

Цифровой сигнал может быть использован для модуляции амплитуды, частоты или фазы звуковой несущей, в зависимости от того, какая скорость передачи данных требуется. Эти три типа модуляции известны как амплитудно-манипулированная (amplitude shift keying - ASK), частотно-манипулированная (frequency shift keying - FSK) или фазоманипули рованная (phase shift keying - PSK). В простейшем случае модулированная несущая в каждый момент времени имеет одно из двух фиксированных значений параметров, то есть одну из двух амплитуд, одну из двух частот или один из двух фазовых сдвигов. Эти два фиксированных значения представляют собой логический 0 или логическую 1.

При низких и средних скоростях передачи данных (до 1200 бит/с) используется частотная модуляция (FSK). Многофазные PSK используются при скоростях передачи данных от 2400 бит/с до 4800 бит/с. PSK более эффективно использует ширину диапазона, чем FSK, a но ее реализация значительно дороже. ASK наименее эффективна и используется только для очень низких скоростей передачи (менее чем 100 бит/с). Для скоростей от 9600 бит/с до 33600 бит/с используется комбинация PSK и ASK, называемая квадратурной амплитудной модуляцией (QAM).

Международный комитет по телеграфной и телефонной связи (ITTC) (CCITT во Франции) установил стандарты и спецификации для модемов, которые приведены на рис. 9.2.

НЕКОТОРЫЕ СТАНДАРТЫ МОДЕМОВ CCITT Приблизит. Макс. Полудуплекс/ Метод Rec. дата скорость Полн.дуплекс/ моду (бит/с) Подавл. эхо ляции V.21 1964 300 FDX FSK V.22 1200 FDX PSK V.22 bis 2400 FDX 16QAM V.23 1200 HDX FSK V.26 bis 2400 HDX PSK V.26 ter 2400 FDX (EC) PSK V.27 ter 4800 HDX 8PSK V.32 9600 FDX (EC) 32QAM V.32 bis 14400 FDX (EC) QAM V.34 33600 FDX (EC) QAM V.90 1998 56000* FDX (EC) PCM V.92 2001 56000** FDX (EC) PCM *Только на прием, на передачу работает как стандарт V. **На передачу и на прием Рис. 9. Задача проектирования высокоэффективных модемов состоит в том, чтобы достичь максимально возможной скорости передачи данных по телефонным сетям общего пользования и избежать расходов на использование частных телефонных линий. Стандарт V.90, рекомендованный CCITT, описывает дуплексный режим работы (одновременные передача и прием) модема, работающего в сети POTS. Спецификация V. предусматривает передачу данных с телефонной станции на модем абонента со скоростью 56 000 бит/с с использованием импульсно-кодовой модуляции (РСМ). Поток данных от абонента к телефонной станции регламентируется стандартом V.34, рассчитаннымна скорость до 33 600 бит/с (QAM).

Упрощенная блок-схема аналоговых модемов стандарта V.90 показана на рис. 9.3. Как следует из нее, большая часть обработки сигналов выполняется в цифровой форме. И приемная, и передающая части модема используют множество различных алгоритмов для цифровой обработки сигналов, для эффективного выполнения которых вполне могут использоваться современные процессоры.

a УПРОЩЕННАЯ СТРУКТУРНАЯ СХЕМА АНАЛОГОВОГО МОДЕМА СТАНДАРТА V. ОБРАБОТКА СМЕШАННЫХ СИГНАЛОВ ПЕРЕДАВАЕМЫЕ ДАННЫЕ f s КОДИРО- МОДУЛЯЦИЯ КОДИРО- АНАЛОГ sin t ВАНИЕ И ЦАП ОВЫЙ ВАНИЕ ФИЛЬТРАЦИЯ ФНЧ cos t ЭХО ГИБРИД ПОДАВЛЯЮЩИЙ ЦИФРОВАЯ ОБРАБОТКА -НАЯ АДАПТИВНЫЙ СХЕМА СИГНАЛОВ ФИЛЬТР ПРИНИМАЕМЫЕ ДАННЫЕ f s – ДЕМОДУЛЯЦИЯ ДЕКОДИ ДЕКОДИ sin РОВАНИЕ АЦП АНАЛОГ t ОВЫЙ И РОВАНИЕ ФНЧ ФИЛЬТРАЦИЯ cos t Рис. 9. Последовательный поток данных, предназначенных для передачи, сначала скремблируется (т.е. осуществляется перемежение данных, изменение порядка следования) и кодируется. Скремблирование позволяет получить из входного потока данных псевдослучайную последовательность. Цель скремблирования состоит в том, чтобы привести спектр передаваемых данных к спектру белого шума. Без скремблирования длинная последовательность идентичных символов могла бы привести к неверному опознаванию приемником несущей. Скремблирование приближает спектр передаваемых сигналов к белому шуму, способствуя более эффективному использованию ширины диапазона канала, облегчая восстановление несущей и временную синхронизацию и делая возможным адаптивную подстройку и подавление эхосигнала.

Скремблируемый битовый поток разделяется на группы бит, и уже группы сначала подвергаются дифференциальному кодированию, а затем — сверточному кодированию.

После этого полученные символы отображаются в пространство сигналов QAM в соответствии со стандартом V.34. Отображение сигнала позволяет получить две координаты: одну для действительной части QAM-модулятора и одну для его мнимой части. В качестве примера можно привести рис. 9.4, где точками показана совокупность значений ("созвездие") I и Q. Таким образом четыре бита кодируются посредством одного символа. Такой вид квадратурной модуляции называется 16-QAM. Более сложные совокупности I и Q используются в модемах стандарта V.90, и фактический размер этой совокупности адаптивно изменяется и определяется в процессе обучения, или во время установления связи, когда модемы синхронизируют между собой режимы приема и передачи сигналов.

ТЕЛЕФОННАЯ ЛИНИЯ a СИГНАЛ С КВАДРАТУРНОЙ АМПЛИТУДНОЙ МОДУЛЯЦИЕЙ (QAM), ПЕРЕДАЮЩИЙ 4 БИТА С КАЖДЫМ СИМВОЛОМ (16-QAM) Q 4 БИТА С КАЖДЫМ СИМВОЛОМ I ТАКТОВЫЕ ИМПУЛЬСЫ t Рис. 9. До модуляции цифровой импульс проходит через цифровые фильтры, подавляющие спектральные составляющие с частотой выше половины частоты дискретизации (частоты Найквиста), которые появляются в процессе формирования сигнала. Кроме того, эти фильтры имеют нули на соответствующих частотах для подавления межсимвольной интерференции.

Алгоритм QAM-модуляции может быть легко реализован с помощью современных DSP процессоров. Алгоритм модуляции требует: доступ к значениям синусов или косинусов, входной символ (X- или Y-координата) и умножение. Параллельная архитектура семейства ADSP-21XX позволяет все три операции производить за один процессорный цикл.

С выхода цифрового модулятора сигнал поступает на ЦАП. После ЦАП сигнал пропускается через аналоговый НЧ-фильтр и выводится в двухпроводную телефонную линию для передачи по телефонной линии.

Приемник состоит из нескольких функциональных блоков: входного антиалайзингового фильтра и АЦП, демодулятора, адаптивного эквалайзера, декодера Витерби, подавителя эхо-сигнала, дифференциального декодера и дескремблера. Реализуемые в приемнике алгоритмы цифровой обработки требуют высокой скорости обмена данными с памятью при высокой вычислительной мощности. Семейство сигнальных процессоров ADSP-218X удовлетворяет этим требованиям, обеспечивая достаточный объем ОЗУ программ на кристалле (как для программ, так и для данных), ОЗУ данных на кристалле и скорость выполнения инструкции до 75 MIPS.

Антиалиазинговый фильтр и АЦП в приемнике должны иметь достаточно широкий динамический диапазон, позволяющий обрабатывать слабый сигнал на фоне более сильного эхо-сигнала. Полученный сигнал может иметь уровень –40 дБм, в то время как a эхо-сигнал от входной гибридной схемы может достигать –6 дБм. Чтобы гарантировать отсутствие дополнительных погрешностей при приеме сигналов в таких условиях, аналоговый тракт приемника должен обеспечивать мгновенный динамический диапазон 84 дБ и отношение сигнал-шум 72 дБ.

Чтобы компенсировать амплитудные и фазовые искажения в телефонном канале, необходимо применение эквалайзера, позволяющего снизить уровень ошибок в битовом потоке. Быстрое изменение условий прохождения сигнала по телефонной линии требует адаптивной подстройки параметров эквалайзера, оговоренной в части стандарта V.90, относящейся к приемной части модема. Адаптивный эквалайзер может быть выполнен на основе цифрового КИХ-фильтра с адаптивно подстраиваемыми коэффициентами фильтрации в зависимости от текущего состояния линии.

Разделение между передаваемым и принимаемым сигналами в модемах стандарта V. реализовано с использованием системы подавления эхо-сигнала. Такое решение позволяет подавить оба вида эхо-сигнала и обеспечить надежную связь. Подавление эхо-сигнала достигается за счет вычитания ожидаемого уровня отраженного эха из фактически полученного сигнала. Ожидаемый уровень эхо-сигнала предсказывается посредством обработки переданного сигнала в адаптивном фильтре с передаточной функцией, эмулирующей телефонный канал. Адаптивный фильтр, обычно используемый в системах подавления эхо-сигнала, представляет собой цифровой фильтр с конечной импульсной характеристикой (такой выбор определяется высокой стабильностью и линейностью ФЧХ КИХ-фильтра). Величина отклика определяется алгоритмом наименьшей среднеквадратичной ошибки — так называемым LMS-алгоритмом, выполняемым в течение нескольких тестовых последовательностей сигналов до начала дуплексной связи.

Для расшифровки полученных данных чаще всего используется декодер Viterbi.

Названный по имени изобретателя, Viterbi-алгоритм представляет собой наиболее универсальное средство для коррекции ошибок в потоке данных. Декодер Viterbi обеспечивает надежное исправления ошибок, затрачивая на исследование полученной битовой последовательности дополнительное время для определения наиболее вероятного ее значения, передаваемого в текущий момент времени. Декодирование по алгоритму Viterbi требует весьма интенсивных вычислений. Необходима запись предыстории для всех возможных символов, передаваемых в каждой символьной последовательности. В символьных последовательностях рассчитывается запаздывание по времени от каждого возможного полученного символа до символа, посланного некоторое время назад.

Символ, который имеет минимальное запаздывание по отношению к исходному сигналу, признается истинным декодированным символом. Полное описание декодера Viterbi и его реализация на базе семейства процессоров ADSP-21XX приведены в документации, поставляемой Analog Devices [2].

На рис. 9.5 приводится сравнение модемов стандартов V.34 и V.90. Обратите внимание, что по стандарту V.34 (рис. 9.5, а) соединение осуществляется между двумя аналоговыми модемами. Это требует применения АЦП и ЦАП в передающих и приемных трактах, как показано на рисунке. Стандарт V.90 предусматривает использование полностью цифровых сетей и цифровых модемов, как показано на рис. 9.5, в. Можно заметить, что отказ от применения АЦП/ЦАП позволяет увеличить скорость приема данных до значений, превышающих 56 Кбит/с. В принимаемом аналоговым модемом стандарта V. потоке данных использована импульсно-кодовая модуляция со скоростью передачи Кбит/с, которая является стандартной для всех цифровых телефонных сетей. Этот последовательный поток данных преобразуется посредством импульсно-амплитудной модуляции (РАМ) (8-bits, 8 kSPS) с помощью 8-разрядного ЦАП. Сигнал с ЦАП поступает на аналоговый модем в виде кода, принимающего значения из совокупности a ("созвездия") в 256 значений, то есть приемник аналогового модема должен определить, какому из 256 возможных уровней сигнала соответствует символьная последовательность.

Стандарт V.90 позволяет увеличить скорость приема данных до 56 Кбит/с и скорость передачи данных до 33.6 Кбит/с (V. 34). Новый стандарт V.92 предусматривает скорость обмена до 56 Кбит/с в обоих направлениях.

СРАВНЕНИЕ МОДЕМОВ СТАНДАРТА V.34 И V. 33.6K bps A ДАННЫЕ ДАННЫЕ ЦАП АЦП В ВИДЕ В ВИДЕ АНАЛОГОВЫЙ АНАЛОГОВЫЙ АНАЛОГОВАЯ QAM QAM МОДЕМ МОДЕМ ИЛИ ЦИФРОВАЯ V. V. АЦП СТАНЦИЯ ЦАП 33.6K bps ДАННЫЕ В ВИДЕ ДАННЫЕ В ВИДЕ 8-БИТНОЙ 8-БИТНОЙ 8 КГЦ PCM = 56K bps B 8 КГЦ PCM 64 KБИТ/С ЦАП ЦИФРОВОЙ АНАЛОГОВЫЙ ЦИФРОВАЯ МОДЕМ МОДЕМ СТАНЦИЯ V. V. АЦП ДАННЫЕ 33.6K bps В ВИДЕ QAM (V.34) Рис. 9. МОДЕМЫ УДАЛЕННОГО ДОСТУПА (RAS) Быстрое развитие и интенсивное использование ресурсов Интернет приводит к тому, что количество желающих подключиться к сети Интернет намного превосходит возможности коммуникационного оборудования. Интернет-провайдеры (ISP), как например America On Line, предоставляет своим клиентам модемное оборудование для организации удаленного доступа к сети (домашний Интернет). Этот вид доступа к сети удаленного объекта называется удаленным доступом к сети (RNА). Для этих целей используется так называемое оборудование удаленного доступа к серверу (RAS), показанное на рис. 9.6.

Это оборудование включает в себя многопортовые модемы;

каждый порт модема может использоваться различным пользователем. RAS может использовать аналоговые модемы, которые соединяются с телефонными линиями общего пользования (POTS), или цифровые модемы, которые являются совместимыми с цифровыми телефонными стандартами T1, E1, PRI или линиями BRI. Цифровые модемы используются в большинстве RAS-систем, поскольку они обладают большей эффективностью при числе портов 8 и более.

Оборудование доступа к сети позволяет отдельным пользователям, маленьким офисам и служащим, находящимся в командировках, соединяться с внутренними корпоративными сетями (Intranet) и Интернетом. Интернет-провайдеры для соединения пользовательских телефонных линий с сетями используют устройства, называемые концентраторами.

Концентраторы также относятся к оборудованию RAS. Быстрый рост числа абонентов и a интенсивное использование ресурсов Интернета и Интранета создали огромный спрос на модемное оборудование.

ПОДКЛЮЧЕНИЕ К ИНТЕРНЕТУ С ПОМОЩЬЮ МОДЕМА УДАЛЕННОГО ДОСТУПА (RAS) ТЕЛЕФОННАЯ ИНТЕРНЕТ-ШЛЮЗ СЕТЬ ОБЩЕГО (СЕРВЕР УДАЛЕННОГО ПОЛЬЗОВАНИЯ ДОСТУПА) ИНТЕРНЕТ ПРОВАЙДЕР ДАННЫЕ МОДЕМ ГОЛОС ДАННЫХ (IP) DATA ROUTER СТАНЦИЯ ФАКС МОДЕМ ISDN FAX СЕТЬ VoIP VIDEO DATA ROUTER Рис. 9. При организации удаленного доступа индивидуальных пользователей и небольших офисов (SOHO) желательно сначала объединить индивидуальные компьютеры в локальные вычислительные сети (LAN) или Интранет. Если оборудование удаленного доступа установлено в общей локальной вычислительной сети, то удаленные пользователи имеют доступ в сеть таким же способом, которым их компьютеры непосредственно связаны с LAN. Это позволяет им так же свободно работать в удаленных пунктах, как если бы они находились у себя дома или в офисе.

ИМС ADSP-21mod870 представляет своеобразный мост между голосовой аналоговой коммутируемой сетью и цифровой сетью с использованием IP протокола, как показано на рис. 9.7. Высокоскоростной интерфейс ПДП и оперативная память большого объема на кристалле ADSP-21mod870 дают возможность гибкого приспособления к разнообразным задачам. Программное обеспечение ADSP-21mod870-100 может быть сконфигурировано для обработки запросов модема или работы с высокоскоростными цифровыми абонентскими линиями HDLC и цифровыми сетями ISDN. Поскольку ADSP-21mod представляет собой открытую платформу, пользователями могут быть назначены любые другие функции. Например, передача голосовых и факсимильных сообщений через Интернет. В этих приложениях ADSP-21mod870 позволяет пользователям голосовых сетей избежать расходов, связанных с передачей вызовов по IP сетям. В ADSP-21mod применено 16-разрядное вычислительное ядро с фиксированной точкой ADSP-218X, что сохраняет полную программную совместимость с другими представителями семейства ADSP-21XX.

Поскольку число удаленных пользователей сети быстро растет, коммутационной емкости центральной телефонной станции зачастую оказывается недостаточно. Особенно сложная ситуация складывается, когда тысячи вызовов коммутируются на один объект (РОР). Для устранения этих узких мест RAS-оборудование может быть расположено вне объекта a доступа РОР, непосредственно на телефонной линии, как показано на рис. 9.8. Когда RAS оборудование расположено на коммутационной станции, запросы данных могут быть отделены от телефонных вызовов, снимая напряженную обстановку на телефонной линии.

RAS-оборудование, интегрированное в коммутационное оборудование, часто называют оборудованием удаленного доступа на базе переключателей. В отличие от RAS-систем, не интегрированных в коммуникационное оборудование, RAS-оборудование на базе переключателей может отделить запросы данных от телефонных вызовов до связи с магистральными линиями.

МОДЕМ УДАЛЕННОГО ДОСТУПА (RAS) НА БАЗЕ ПРОЦЕССОРА СЕМЕЙСТВА ADSP-21modXXX ТРАДИЦИОННЫЙ МОДЕМ УДАЛЕННОГО МОДЕМ УДАЛЕННОГО ДОСТУПА (RAS) НА ДОСТУПА (RAS) БАЗЕ DSP МОДЕМ МОДЕМ ДАННЫХ, ДАННЫХ ФАКС МОДЕМ, ISDN, VoIP ФАКС МОДЕМ МОДЕМ ДАННЫХ, ФАКС МОДЕМ, ISDN ISDN, VoIP ПРОЦЕССОРЫ VoIP СЕМЕЙСТВА ADSP-21modXXX DATA DATA ROUTER ROUTER Рис. 9. a РАСШИРЕНИЕ ВОЗМОЖНОСТЕЙ ЦЕНТРАЛЬНОЙ СТАНЦИИ ПРИ ПОМОЩИ DSP СЕМЕЙСТВА ADSP-21modXXX ЦЕНТРАЛЬНАЯ СТАНЦИЯ IP ДАННЫЕ ADSP-21modXXX ГОЛОС Network Modem Pool DATA DATA ROUTER LINE CARD LINE CARD Voice FAX Network VIDEO VOICE VOICE SWITCH LINE CARD Рис. 9. Чтобы удовлетворить потребности различных пользователей удаленного доступа, в сети развиваются несколько типов RAS-оборудования. RAS-оборудование может быть нескольких видов. RAS-концентраторы объединяют модемный пул с маршрутизатором в самостоятельный блок. NT-сервер RAS использует платформы рабочих станций Windows NT для выполнения функций маршрутизации с помощью модемного пула, выполненного в виде платы расширения на шины PCI или ISA. RAS-оборудование на переключателях интегрирует модемный пул непосредственно в линейное оборудование коммутационных систем. Эти две основные разновидности RAS-оборудования обслуживают различные потребности конечных пользователей. Местные операторы телефонной связи (LEC) могут воспользоваться преимуществами RAS-оборудования на переключателях для снижения нагрузки на коммуникационные сети. Интернет-провайдеры используют RAS концентраторы для коллективных запросов большой группы абонентов для подключения к Интернету. Крупные корпоративные клиенты также используют RAS-концентраторы для объединения индивидуальных пользователей в локальную сеть или Intranet.

Небольшие офисы и индивидуальные пользователи (SOHO) могут использовать RAS на основе недорогого NT-сервера для поддержки удаленного доступа, организации местной сети, и других телекоммуникационных нужд.

ADSP-21mod870-процессор цифрового модема — первый полностью цифровой RAS модем на одном кристалле. Он полностью совместим со стандартами передачи данных - V.34/56 K и V.42/V 42 bis, имеет 16-разрядный порт ПДП для загрузки программного обеспечения, обеспечивает прямой интерфейс с потоками Т1/Е1 через последовательный порт с разделением доступа по времени (TDM), имеет 160 Кбайт ОЗУ на кристалле, потребляет мощность 140 мВт при напряжении питания + 3,3 V и выпускается в 16 мм TQFP-корпусе. Небольшие размеры и высокая эффективность ADSP-21mod870 позволит Интернет-провайдерам в четыре раза увеличить количество портов в пределах существующего парка модемов. Кроме того, уникальная способность чипа поддерживать a любой протокол на любом порте позволяет улучшить обслуживание пользователей Интернета и уменьшить эксплуатационные расходы.

Представитель семейства цифровых модемов от ADI процессор ADSP-21mod870 – это не только сама микросхема, но и программное обеспечение и сервисное обслуживание. ADI является одной из немногих компаний, способных предложить комплексное решение задачи создания систем удаленного доступа. На таких же условиях поставляются ADSP 21mod970 (шестиканальный модем, 31мм BGA-корпус) и ADSP-21mod (восьмиканальный модем в 35 мм BGA-корпусе).

МНОГОКАНАЛЬНАЯ ИНТЕРНЕТ-ТЕЛЕФОНИЯ (VOIP) Семейство ADSP-218X может эффективно использоваться в многоканальных системах Интернет-телефонии (типа RAS/VOIP серверов и шлюзов), благодаря высокой производительности и внутрикристальной памяти большого объема. Типовая система на базе ADSP-218X показана на рис. 9.9. Программируемый характер архитектуры DSP позволяет строить на их базе гибкие системы, реализующие алгоритмы кодирования речи в дополнение к базовым функциональным возможностям телефонии.

ADSP-2188M — представитель семейства 218x, обладающего самой высокой степенью интеграции (более 2 Мбит внутрикристальной SRAM). Высокий уровень интеграции в сочетании с высокой производительностью (75 MIPS) позволяет поддерживать до шести голосовых каналов на каждый сигнальный процессор (в зависимости от выбранного кодера).

ПРИМЕНЕНИЕ ADSP-218x В МНОГОКАНАЛЬНОМ СЕРВЕРЕ ПЕРЕДАЧИ ГОЛОСА ЧЕРЕЗ ИНТЕРНЕТ Mногоканальный VoIP сервер MIPS Память программ Память данных G.723 annex A 18 8192 G.728 28 7200 ADSP-2188M G.729B 11.4 10240 48K PM G.711.4 512 56K DM DTMF 300 Генер. и детект. 1. Call Discrimination 1.3 1536 G.165 8 800 OS.2 Kernal Источник: ADI Estimates Based on ADSP-218x Всего N/A 29292 10,100, Таким образом 10/ поддерживается T1/E Base T/ PCM (PCM) Ethernet от 4 до RISC Interface and/or Processor каналов ATM/ > 50MIPS или Frame с возможностью Relay ADSP-218x расширения POTS ADC DSP DAC Telephony Interface DRAM или SRAM SRAM Рис. 9. АСИММЕТРИЧНЫЕ ЦИФРОВЫЕ ЛИНИИ СТАНДАРТА ADSL a Благодаря росту популярности во всем мире сети Интернет, ее пользовательский трафик характеризуется высоким уровнем загрузки. В исследовании, недавно проведенном "Уолл-Стрит джорнал", сообщается о 58 миллионах пользователей сети Интернет только в Соединенных Штатах и Канаде. Исследовательские фирмы предсказывают дальнейший рост пользовательского трафика, так как все больше людей приобретают компьютеры и используют Интернет для бизнеса, научных и развлекательных целей.

Если не принимать мер по усовершенствованию путей доступа в Интернет, то, в конечном итоге, рост пользовательского трафика приведет к превышению пропускной способности телефонных сетей общего пользования (PSTN). Пользователям Интернета приходится тратить много времени даже на загрузку простых текстовых Веб-страниц, особенно с 8: до 18:00 часов в рабочие дни, когда количество вызовов и трафик максимальны. Проблема существенно усугубляется при просмотре сложных графических сайтовы, загрузке новых видеоклипов и музыкальных файлов или пользовании другими типами мультимедиа услуг, доступных через Интернет.

Традиционные аналоговые модемы и технология коммутации потоков по телефонным линиям уже не удовлетворяют сегодняшним требованиям. Если предположить, что в сети практически отсутствуют задержки, то загрузка 10-мегабайтного четырехминутного аудио/видеофайла занимает приблизительно 95 минут при использовании аналогового модема со скоростью связи 14,4 Кбит/c, 45 минут при использовании 28,8 Кбит/c модема и 25 минут при использовании 56 Кбит/c модема. Длительные сеансы обмена данными связывают телефонные системы, первоначально разработанные для коротких (трехминутных) голосовых сообщений, и коммутаторы, рассчитанные на девятиминутное соединение линий в часы пик. Часто ли Вам приходится пользоваться Интернетом в течение 10 минут или меньше? Одним из выходов из сложившейся ситуации является использование технологии ADSL (асимметричная цифровая абонентская линия).

ADSL представляет собой новую технологию высокоскоростной цифровой коммутации и маршрутизации и обработки сигналов. Внедрение этой технологии обещает привести к устранению узких мест обычных сетей и к обеспечению достаточной пропускной способности линии. Впервые разработанная еще в 1994 году, технология ADSL предоставляет огромную пропускную способность, необходимую для интерактивных игр, мультимедиа-сервиса и услуг video-on-demand. Эти области применения, наряду с видеоконференциями, системами дистанционного обучения и интерактивными магазинами, являются одними из самых быстроразвивающихся. Поскольку люди во всем мире все больше и больше привлекают для электронной коммерции средства Интернета, потребность в высокоскоростном доступе к ресурсам сети становится все более насущной проблемой.

ADSL может передавать данные по обычным телефонным линиям почти 200 раз быстрее, чем самые современные модемы, и в 90 раз быстрее, чем системы ISDN. Проведенные ранее по всему миру испытания и тесты дали многообещающие результаты. В то время как GTE и другие крупные телефонные компании начинают развертывать ADSL-системы в некоторых регионах США и за границей, другие стремятся сразу использовать оборудование на базе ADSL как системный стандарт и в 1999 году и начинают массовое производство модемов.

Учитывая техническую сложность систем ADSL, фирм-производителей микросхем для подобных систем можно пересчитать по пальцам. Analog Devices — одна из таких компаний, к тому же являющаяся пионером в этой области, изготовившим первый полнофункциональный комплект ADSL еще в 1997 году. Сторонники стандарта ADSL по достоинству оценили высокую скорость микросхемы AD20msp910 и ее возможности.

a Вскоре усовершенствованная технология обработки многотоновых дискретных сигналов (DMT), использованная в AD20msp910, была одобрена наиболее влиятельными международными комитетами промышленных стандартов (ANSI, ETSI и ITU). Сегодня Analog Devices гордится наличием первого промышленного решения на основе этого стандарта, самой большой клиентской базой и самым большим на сегодняшний день количеством внедрений компонентов в аппаратуру по сравнению с другими производителями электронных компонентов.

ADSL привлекательна по следующим причинам:

• Высокая скорость ADSL. Видеоклип размера 10 МБ, для загрузки которого необходимо 90 минут при использовании обычного модема, с помощью модема ADSL будет загружен за 10 секунд. Сверхскоростные ADSL-модемы могут передать данные со скоростью 8 мегабит в секунду.

• Легкость установки ADSL. Используются существующие телефонные линии на основе медной витой пары от центральной коммутационной станции до дома или офиса абонента. Практически не требуется никакой модернизации каналов связи.

• Рентабельность ADSL. Переход на новый стандарт не требует существенной перестройки существующей инфраструктуры телефонной сети.

• Жизнеспособность ADSL. Отсутствуют трудности, которые привели бы к остановке внедрения быстродействующих волоконных сетей в домашний обиход (такие как высокая стоимость и сложность прокладки). ADSL работает с существующими телефонными сетями общего пользования (POTS).

Высокоскоростной обмен данными может происходить одновременно с телефонными вызовами и передачей факсимильных сообщений.

В отличие от других технологий высокоскоростной передачи данных, ADSL не требует замены проводов на участке сети между абонентом и коммутационной станцией. Хотя длина этого участка обычно не превышает 3,5 - 5,5 км, тем не менее возможность работы с традиционной медной витой парой является весьма выгодной. Но организация ADSL требует установки нового оборудования на центральные коммутационные станции.

Однако технология, используемая для переоборудования коммутационных станций, широко распространена в модемах персональных компьютеров и в домашних блокираторах, что обеспечивает "взаимопонимание" используемого оборудования.

Упрощенная блок-схема ADSL-системы показана на рис. 9.10.

a СТРУКТУРА И ХАРАКТЕРИСТИКИ СИСТЕМЫ СВЯЗИ ASDL ДОМ ЦЕНТРАЛЬНЫЙ ОФИС 8 Mbps ТЕЛЕФОН ТЕЛЕФОН ФАКС НЫЙ Voice 640 Kbps КОММУ Network ТАТОР Витая пара длиной СПЛИТТЕР СПЛИТТЕР около 4 км ОГРАНИЧЕНИЯ МОДЕМЫ КОМПЬЮТЕР “ПОСЛЕДНЕЙ ADSL MODEM ADSL МИЛИ” В полосе шириной 1 МГц умещается:

Pages:     | 1 |   ...   | 2 | 3 || 5 | 6 |



© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.