WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!

Pages:     | 1 |   ...   | 3 | 4 ||

«Семейство микроконтроллеров MSP430x1xx Руководство пользователя MSP430x1xxFamily С12 Семейство микроконтроллеров MSP430x1xx. ...»

-- [ Страница 5 ] --

Останов преобразований Прекращение активности АЦП10 зависит от режима работы. Рекоменду ются следующие способы останова активного преобразования или последова тельности преобразований:

Библиотека Компэла MSP430x1xxFamily ADC CONSEQx = выключен ENC = ADC10ON = x = INCHx ожидание включения ENC = SHS = ENC = и ENC = 1 или и Ожидание запуска ADC10SC = SAMPCON = (4/8/16/64) x ADC10CLK Выборка входной канал Ax если x = 0 то x = INCH Иначе x = x если x = 0 то x = INCH ENC = 12 x ADC10CLK иначе x = x и MSC = x = Преобразование и (ENC = MSC = или и x 0) (ENC = 1 1 x ADC10CLK или Преобразование x 0) завершено, результат в ADC10MEM, ADC10IFG установлен x = входной канал Ax Рис. 18-8. Режим повторяющейся последовательности каналов • Сброс ENC в одноканальном режиме одиночного преобразования немед ленно останавливает преобразование, при этом результат оказывается непредсказуемым. Для получения правильного результата необходимо опрашивать бит занятости ADC10BUSY до сброса перед очисткой ENC.

• Сброс ENC во время повторяющегося одноканального преобразования останавливает преобразователь в конце текущего преобразования.

• Сброс ENC во время последовательного или повторно-последователь ного режимов останавливает преобразователь в конце последователь ности.

Библиотека Компэла АЦП Раздел XVIII.

• Любой режим преобразования может быть немедленно остановлен уста новкой CONSEQx=0 и сбросом бита ENC. Данные преобразования будут ненадежны.

18.2.6. Контроллер переноса данных АЦП АЦП10 имеет контроллер переноса данных (DTC) для автоматического пе реноса результатов преобразования из ADC10MEM в другое место памяти на кристалле. DTC включается установкой регистра ADC10DTC1 в ненулевое зна чение.

Когда DTC включен, каждый раз по завершении преобразования АЦП10 и загрузки результата в ADC10MEM, запускается перенос данных. Вмешательс тва программного обеспечения для управления АЦП10 не требуется до тех пор, пока заданное количество данных преобразования не будет перемещено. Для каждого DTC-переноса требуется один такт MCLK ЦПУ. Во избежание любой конфликтной ситуации на шине во время DTC-переноса ЦПУ приостанавлива ется, если было активно, на один MCLK, необходимый для переноса.

DTC-перенос не должен инициироваться, пока АЦП10 занят. Программное обеспечение должно гарантировать, что никакое активное преобразование или последовательность не выполняется, когда DTC конфигурируется:

;

Проверка активности АЦП BIC.W #ENC,&ADC10CTL0 ;

busy_test BIT.W #BUSY,&ADC10CTL1 ;

JNZ busy_test ;

MOV.W #xxx,&ADC10SA ;

Безопасность MOV.B #xx,&ADC10DTC1 ;

;

продолжение настройки Режим одноблочного переноса Одноблочный режим выбирается, если ADC10TB сброшен. Значение n в ADC10DTC1 определяет общее количество переносов для блока. Стартовый адрес блока задается где-либо в адресном диапазоне MSP430 с помощью 16 разрядного регистра ADC10SA. Блок заканчивается на адресе ADC10SA+2n-2.

Режим одноблочного переноса показан на рис. 18-9.

Внутренний указатель адреса первоначально равен ADC10SA, а внутрен ний счетчик перенос первоначально равен «n». Внутренний указатель и счет чик не видимы для программного обеспечения. DTC переносит значение слова ADC10MEM по адресу, находящемуся в адресном указателе ADC10SA. После каждого DTC-переноса внутренний адресный указатель инкрементируется на два, а внутренний счетчик переносов декрементируется на один.

Библиотека Компэла MSP430x1xxFamily TB= 'n' ый перенос ADC10SA+2n ADC10SA+2n DTC 2 ой перенос ADC10SA+ ADC10SA 1 ый перенос Рис. 18-9. Одноблочный перенос DTC переносы продолжаются с каждой загрузкой ADC10MEM, пока внут ренний счетчик переносов не станет равным нулю. Дополнительные DTC пе реносы происходить не будут до записи в ADC10SA. Когда DTC используется в одноблочном режиме, флаг ADC10IFG устанавливается только после завер шения переноса полного блока. На рис. 18-10 показана диаграмма состояний одноблочного режима.

Режим двухблочного переноса Двухблочный режим выбирается, если бит ADC10TB установлен. Значение n в ADC10DTC1 определяет количество переносов для одного блока. Адресный диапазон первого блока задается в любом месте диапазона адресов MSP с помощью 16-разрядного регистра ADC10SA. Первый блок заканчивается на адресе ADC10SA+2n-2. Адресный диапазон для второго блока задается с SA+2n по SA+4n-2. Режим двухблочного переноса показан на рис. 18-11.

Внутренний указатель адреса первоначально равен ADC10SA, а внутренний счетчик переносов первоначально равен «n». Внутренний указатель и счетчик являются невидимыми для программного обеспечения. DTC переносит значе ние слова ADC10MEM по адресу, находящемуся в адресном указателе ADC10SA.

После каждого DTC-переноса внутренний адресный указатель инкрементирует ся на два, а внутренний счетчик переносов декрементируется на один.

DTC переносы продолжаются с каждой загрузкой ADC10MEM, пока внут ренний счетчик переносов не станет равным нулю. К этому моменту блок один полон и оба бита ADC10IFG и ADC10B1 установлены. Пользователь может про верить бит ADC10B1 для определения, что блок один полон.

DTC продолжает с блока два. Во внутренний счетчик переносов автомати чески перезагружается значение «n». При следующей загрузке ADC10MEM кон троллер DTC начинает перенос результатов преобразований в блок два. После завершения n переносов блок два полон. Флаг ADC10IFG устанавливается, а бит Библиотека Компэла АЦП Раздел XVIII.

n=0 (ADC10DTC1) Сброс DTC n Ожидание записи в ADC10SA n = Подготовка Инициализация Инициал.

DTC стартового адреса в ADC10SA DTC Запись в ADC10SA x = n n защелкнуто AD = SA в счетчике «х» Запись в ADC10SA или Ожидание, пока будет n = записан ADC10MEM Ожидание DTC Запись в ADC10MEM завершена Запись в ADC10SA Ожидание Синхронизация готовности с MCLK ЦПУ x > DTC работает Write to ADC10SA 1 x MCLK цикл Перенос данных по адресу AD AD = AD + x = x – ADC10TB = и ADC10CT = x = ADC10TB = и ADC10IFG= ADC10CT = Рис. 18-10. Диаграмма состояний управления переносом данных в одноблочном режиме переноса Библиотека Компэла MSP430x1xxFamily TB= 2 x 'n' ый перенос ADC10SA+4n ADC10SA+4n ADC10SA+2n 'n' ый перенос DTC ADC10SA+2n 2 ой перенос ADC10SA+ 1 ый перенос ADC10SA Рис. 18-11. Двухблочный перенос ADC10B1 очищается. Программное обеспечение пользователя может проверить очистку бита ADC10B1 для определения, что блок два полон. На рис. 18- 12 по казана диаграмма состояний двухблочного режима.

Непрерывный перенос Режим непрерывного переноса выбирается, если установлен бит ADC10CT.

DTС не будет останавливаться после завершения переноса блока один (в од ноблочном режиме) или блока два (в двухблочном режиме). Внутренний ад ресный указатель и счетчик переносов устанавливаются на значения ADC10SA и n соответственно. Переносы продолжаются, начиная с блока один. Если бит ADC10CT сброшен, DTC прекращает переносы после завершения текущих пе реносов в блоке один (в одноблочном режиме) или блоке два (в двухблочном режиме).

Длительность цикла DTC переноса Для каждого переноса ADC10MEM контроллеру DTC требуется один или два тактовых цикла MCLK для синхронизации, один для выполнения собствен но переноса (пока ЦПУ приостановлено) и один цикл времени ожидания. Пос кольку DTC использует MCLK, длительность цикла DTC определяется рабочим режимом MSP430 и настройками системы тактирования.

Если источник MCLK активен, но ЦПУ выключено, DTC использует источ ник MCLK для каждого переноса без включения ЦПУ. Если источник MCLK вы ключен, DTC временно рестартует MCLK, с использованием в качестве источ ника тактирования для MCLK частоту DCOCLK, но только во время переноса.

Библиотека Компэла АЦП Раздел XVIII.

n=0 (ADC10DTC1) Сброс DTC ADC10B1 = ADC10TB = n n = Ожидание записи в ADC10SA Инициализация Подготовка Иниц.

стартового адреса в ADC10SA DTC DTC Запись в ADC10SA x = n Если ADC10B1 = n защелкнуто то AD = SA в счетчике «х» Запись в ADC10SA или Ожидание пока ADC10MEM n = будет записан Ожидание DTC Запись в ADC10MEM завершена Ожидание Синхронизация готовности x > с MCLK ЦПУ DTC работает Запись в ADC10SA 1 x MCLK цикл Перенос данных по адресу AD AD = AD + x = x – ADC10B1 = x = или ADC10CT= ADC10IFG= ADC10CT = и Переключение ADC10B1 = ADC10B Рис. 18-12. Диаграмма состояний для управления переносом данных в двухблочном режиме переноса Библиотека Компэла MSP430x1xxFamily ЦПУ остается выключенным и после DTC переноса, MCLK снова выключается.

Максимальная длительность цикла DTC для всех рабочих режимах показана в таблице 18-2.

Таблица 18-2. Максимальная длительность цикла DTC Источник Максимальная Режим работы ЦПУ тактирования длительность цикла DTC Активный режим MCLK=DCOCLK 3 цикла MCLK Активный режим MCLK=LFXT1CLK 3 цикла MCLK Режим пониженного энергопотребления LPM0/1 MCLK=DCOCLK 4 цикла MCLK Режим пониженного энергопотребления LPM3/4 MCLK=DCOCLK 4 цикла MCLK + 6 мкС* Режим пониженного энергопотребления LPM0/1 MCLK=LFXT1CLK 4 цикла MCLK Режим пониженного энергопотребления LPM3 MCLK=LFXT1CLK 4 цикла MCLK Режим пониженного энергопотребления LPM4 MCLK=LFXT1CLK 4 цикла MCLK + 6 мкС* * Дополнительные 6 мкС необходимы для запуска DCOCLK. Этот параметр в справочном руко водстве называется t(LPMx).

18.2.7. Использование интегрированного температурного датчика При использовании имеющегося на кристалле температурного датчика пользователь выбирает входной аналоговый канал INCHx=1010. Любая другая Вольты 1. 1. 1. 1. 0. VTEMP = 0.00355(TEMPC)+0. 0. °Цельсия 0. 50 0 50 Рис. 18-13. Типичная передаточная функция температурного датчика Библиотека Компэла АЦП Раздел XVIII.

конфигурация рассматривается как выбор внешнего канала, включая выбор опорного источника, выбор памяти преобразований и т.д.

Типичная передаточная функция температурного датчика показана на рис. 18-13. При использовании температурного датчика, период выборки дол жен быть больше 30 мкС. Ошибка смещения температурного датчика может быть большой и для большинства приложений может потребоваться калиб ровка. См. справочные данные конкретного устройства для выяснения под робностей.

При выборе температурного датчика автоматически запускается располо женный на кристалле опорный генератор в качестве источника напряжения для температурного датчика. Однако это не включает выход VREF+ и не влияет на выбор опорного источника для преобразования. Процедура выбора источника для преобразования информации с температурного датчика подобна процеду ре выбора любого другого канала.

18.2.8. Заземление АЦП и рассмотрение влияния помех Как в любом АЦП с высоким разрешением, для устранения нежелатель ных паразитных эффектов и шумов, а также предотвращения возникновения паразитных контуров с замыканием на землю, необходима особая разводка печатной платы и методы заземления.

Паразитные общие петли формируются, когда ток возврата от АЦП про ходит совместно с токами других аналоговых и цифровых схем. Если не при нимать специальных мер, этот ток может генерировать небольшие нежела тельные напряжения смещения, которые могут прибавляться или вычитаться из опорного или входного напряжений аналого-цифрового преобразователя.

Способ подключения, показанный на рис. 18-14 позволяет этого избежать.

V CC Развязка + источника питания V SS 10 мкФ 100 нФ MSP430F12x MSP430F11x Ve REF+ Внешнее опорное напряжение V REF Рис. 18-14. Заземление АЦП10 и устранение помех Библиотека Компэла MSP430x1xxFamily В дополнение к заземлению, пульсации и шумовые выбросы на линиях источ ника питания, вызванные переключениями цифровых схем или переключениями в источнике питания могут повредить результат преобразования. Для получения высокой точности рекомендуется создавать разработки, свободные от шумов.

18.2.9. Прерывания АЦП Одно прерывание и один вектор прерываний связаны с АЦП10, как пока зано на рис. 18-15. Когда DTC не используется (ADC10DTC1=0), флаг ADC10IFG устанавливается, когда результаты преобразования загружаются в ADC10MEM.

Когда DTC используется (ADC10DTC1>0), флаг ADC10IFG устанавливается, ког ADC10IE IRQ, запрос обработки Установка ADC10IFG D Q прерывания 'n' = ADC10CLK Reset IRACC, запрос прерывания принят POR Рис. 18-15. Система прерываний АЦП да завершается перенос блока и внутренний счетчик переносов «n»=0. Если оба бита ADC10IE и GIE установлены, флаг ADC10IFG генерирует запрос прерыва ния. Флаг ADC10IFG автоматически сбрасывается, когда запрос прерывания обработан, кроме того, он может быть сброшен программно.

18.3. Регистры АЦП Регистры АЦП10 приведены в таблице 18-3.

Таблица 18-3. Регистры АЦП Краткое Исходное Регистр Тип регистра Адрес обозначение состояние Регистр включения входа АЦП10 ADC10AE Чтение/запись 04Ah Сброс с POR Управляющий регистр 0 АЦП10 ADC10CTL0 Чтение/запись 01B0h Сброс с POR Управляющий регистр 1 АЦП10 ADC10CTL1 Чтение/запись 01B2h Сброс с POR Память АЦП10 ADC110MEM Чтение 01B4h Не изменяется Регистр 0 управления переносом ADC10DTC0 Чтение/запись 048h Сброс с POR данных АЦП Регистр 1 управления переносом ADC10DTC1 Чтение/запись 049h Сброс с POR данных АЦП Стартовый адрес переноса данных ADC10SA Чтение/запись 01BCh 0200h c POR АЦП Библиотека Компэла АЦП Раздел XVIII.

ADC10CTL0, управляющий регистр 0 АЦП 15 14 13 12 11 10 9 SREFx ADC10SHTx ADC10SR REFOUT REFBURST rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 MSC REF2_5V REFON ADC10ON ADC10IE ADC10IFG ENC ADC10SC rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Модифицируется, только когда ENC= Выбор опорного источника 000 – VR+ = AVCC и VR- = AVSS 001 – VR+ = VREF+ и VR- = AVSS 010 – VR+ = VeREF+ и VR- = AVSS SREFx Биты 15-13 011 – VR+ = VeREF+ и VR- = AVSS 100 – VR+ = AVCC и VR- = VREF-/VeREF 101 – VR+ = VREF+ и VR- = VREF-/VeREF 110 – VR+ = VeREF+ и VR- = VREF-/VeREF 111 – VR+ = VeREF+ и VR- = VREF-/VeREF Время выборки-хранения АЦП 00 – 4 х ADC10CLKs ADC10SHTx Биты 12-11 01 – 8 х ADC10CLKs 10 – 16 х ADC10CLKs 11 – 64 х ADC10CLKs Скорость выборки АЦП10. C помощью этого бита выбирается ёмкость буфера для максимальной скорости преобразования. Уста ADC10SR Бит 10 новка ADC10SR снижает потребление буфера.

0 – Выбор размера буфера для скорости преобразования до 200 ksps 1 – Выбор размера буфера для скорости преобразования до 50 ksps Выход опорного источника REFOUT Бит 9 0 – Выход опорного источника выключен 1 – Выход опорного источника включен Кратковременное включение опорного источника. REFOUT также должен быть установлен.

REFBURST Бит 8 0 – Опорное напряжение подается постоянно 1 – Опорное напряжение подается только во время выборки-преоб разования Множественная выборка и преобразование. Справедливо только для последовательного и повторяющегося режимов.

0 – Процедуре выборки необходим фронт сигнала SHI для запуска MSC Бит 7 каждой выборки-преобразования 1 – Первый фронт сигнала SHI запускает таймер выборки, а после дующие выборки-преобразования выполняются автоматически по завершении предыдущего преобразования Библиотека Компэла MSP430x1xxFamily Генератор опорного напряжения. REFON также должен быть уста новлен.

REF2_5V Бит 0 – 1.5 В 1 – 2.5 В Включение опорного генератора REFON Бит 5 0 – Опорный генератор выключен 1 – Опорный генератор включен Включение АЦП ADC10ON Бит 4 0 – АЦП10 выключен 1 – АЦП10 включен Разрешение прерывания от АЦП ADC10IE Бит 3 0 – Прерывание запрещено 1 – Прерывание разрешено Флаг прерывания АЦП10. Этот бит устанавливается, если в ADC10MEM загружа-ется результат преобразования. Он автомати чески сбрасывается после приема за-проса прерывания или может ADC10IFG Бит 2 быть сброшен программно. Когда используется DTC, этот флаг устанавливается, когда завершен перенос блока.

0 – Прерывание не ожидается 1 – Ожидается прерывание Включение преобразования ENC Бит 1 0 – АЦП10 отключен 1 – АЦП10 включен Старт преобразования. Программно-управляемый старт выборки преобразования. ADC10SC и ENC могут быть установлены вместе в ADC10SC Бит 0 одной команде. ADC10SC сбрасывается автоматически.

0 – Нет старта выборки-преобразования 1 – Старт выборки-преобразования ADC10CTL1, управляющий регистр 1 АЦП 15 14 13 12 11 10 9 INCHx SHSx ADC10DF ISSH rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 ADC ADC10DIVx ADC10SSELx CONSEQx BUSY rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) r Модифицируется, только когда ENC= Библиотека Компэла АЦП Раздел XVIII.

Выбор входного канала 0000 – A 0001 – A 0010 – A 0011 – A 0100 – A 0101 – A 0110 – A INCHx Биты 15-12 0111 – A 1000 – VeREF+ 1001 – VREF-/VeREF 1010 – Температурный диод 1011 – (AVCC - AVSS)/ 1100 – (AVCC - AVSS)/ 1101 – (AVCC - AVSS)/ 1110 – (AVCC - AVSS)/ 1111 – (AVCC - AVSS)/ Выбор источника выборки-хранения 00 – Бит ADC10SC SHSx Биты 11-10 01 – Выход 1 Таймера А 10 – Выход 0 Таймера А 11 – Выход 2 Таймера А Формат данных АЦП ADC10DF Бит 9 0 – Натуральный двоичный 1 – С дополнением до двух Инвертирование сигнала выборки-хранения ISSHx Бит 8 0 – Сигнал выборки-хранения не инвертирован 1 – Сигнал выборки-хранения инвертирован Тактовый делитель АЦП 000 – / 001 – / 010 – / ADC10DIVx Биты 7-5 011 – / 100 – / 101 – / 110 – / 111 – / Выбор источника тактирования АЦП 00 – ADC10OSC ADC10SSELx Биты 4-3 01 – ACLK 10 – MCLK 11 – SMCLK Библиотека Компэла MSP430x1xxFamily Выбор режима преобразования 00 – Одноканальный, с одним преобразованием CONSEQx Биты 2-1 01 – Последовательность каналов 10 – Повторный одноканальный 11 – Повторяющаяся последовательность каналов Занятость АЦП12. Этот бит показывает активность операций выбор ки и преобразования.

ADC10BUSY Бит 0 – Действия не выполняются 1 – Выполняется последовательность, выборка или преобразование ADC10AE, управляющий регистр включения аналогового входа 7 6 5 4 3 2 1 ADC10AE7 ADC10AE6 ADC10AE5 ADC10AE4 ADC10AE3 ADC10AE2 ADC10AE1 ADC10AE rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Включение аналогового входа ADC10AEx Биты 7-0 0 – Аналоговый вход выключен 1 – Аналоговый вход включен ADC10MEM, регистр памяти преобразования, двоичный формат 15 14 13 12 11 10 9 Результаты 0 0 0 0 0 преобразования r0 r0 r0 r0 r0 r0 r r 7 6 5 4 3 2 1 Результаты преобразования r r r r r r r r 10-разрядные результаты преобразования выравниваются по Результаты Биты 15-0 правому краю в натуральном двоичном формате. Бит 9 является преобразования старшим битом (MSB). Биты 15-10 всегда равны 0.

ADC10MEM, регистр памяти преобразования, формат с дополнением до двух 15 14 13 12 11 10 9 Результаты преобразования r r r r r r r r Библиотека Компэла АЦП Раздел XVIII.

7 6 5 4 3 2 1 Результаты 0 0 0 0 0 преобразования r r r0 r0 r0 r0 r0 r 10-разрядные результаты преобразования выравниваются по Результаты Биты 15-0 левому краю в формате дополнения до двух. Бит 15 является преобразования старшим значащим разрядом (MSB). Биты 5-0 всегда равны 0.

ADC10DTC0, регистр 0 управления переносом данных 7 6 5 4 3 2 1 ADC Не используется ADC10TB ADC10CT ADC10B FETCH r0 r0 r0 r0 rw (0) rw (0) rw (0) rw (0) Зарезервировано Биты 7-4 Зарезервированы. Всегда читаются как 0.

Двухблочный режим АЦП10.

ADC10TB Бит 3 0 – Одноблочный режим переноса 1 – Двухблочный режим переноса Непрерывный перенос АЦП10.

0 – Перенос данных останавливается, когда перенос одного блока (одноблочный режим) или двух блоков (двухблочный ADC10CT Бит 2 режим) завершен.

1 – Перенос данных выполняется непрерывно. Функциониро вание DTC останавливается только если ADC10CT очищен или произведена запись в ADC10SA.

Блок один АЦП10. Этот бит указывает в двухблочном режиме, какой блок заполнен результатами преобразований АЦП10. Зна чение ADC10B1 справедливо только после установки ADC10IFG ADC10B1 Бит 1 в первый раз во время функционирования DTC. ADC10TB также должен быть установлен.

0 – Заполнен блок 1 – Заполнен блок ADC10FETCH Бит 0 Этот бит обычно должен быть сброшен.

ADC10DTC1, регистр 1 управления переносом данных 7 6 5 4 3 2 1 Переносы DTC rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Библиотека Компэла MSP430x1xxFamily Переносы DTC. Эти биты задают количество переносов в каж дом блоке.

Переносы DTC Биты 7- 0 – DTC отключен 01h-0FFh – Количество переносов в блоке ADC10SA, регистр стартового адреса для переноса данных 15 14 13 12 11 10 9 ADC10SAx rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (1) rw (0) 7 6 5 4 3 2 1 ADC10SAx rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) r Стартовый адрес АЦП10. Эти биты являются стартовым адресом ADC10SAx Биты 15-1 для DTC. Запись в регистр ADC10SA необходима для инициирова ния DTC переносов.

Не Бит 0 Не используется, только чтение. Всегда читается как 0.

используется Библиотека Компэла ЦАП Раздел XIX.

MSP430x1xxFamily MSP430x1xxFamily ЦАП Модуль ЦАП12 представляет собой 12-разрядный цифро-аналоговый пре образователь. В этом разделе описывается ЦАП12. В устройствах MSP430x15x и MSP430x16x реализовано два модуля ЦАП12.

19.1. Введение в ЦАП Модуль АЦП12 представляет собой 12-разрядный ЦАП. ЦАП12 может быть сконфигурирован в 8-ми или 12-разрядном режиме и может использоваться совместно с контроллером DMA. Когда в устройстве представлено несколько модулей ЦАП12, они могут быть сгруппированы вместе для синхронного об новления.

ЦАП12 обладает следующими возможностями:

• 12-разрядный монотонный выход • 8-ми или 12-разрядное разрешение выходного напряжения • Программируемое время установки в зависимости от потребляемой мощности • Выбор внутреннего или внешнего опорного источника • Натуральный двоичный формат данных или формат с дополнением до двух • Опция самокалибровки для корректировки смещения • Возможность синхронного обновления при наличии нескольких модулей ЦАП Примечание: Множество модулей ЦАП Некоторые устройства могут содержать более одного модуля ЦАП12.

В случае, когда в устройстве представлено более одного ЦАП12, все модули ЦАП12 работают идентично.

Везде в этом разделе терминология типа DAC12_xDAT или DAC12_xCTL используется для описания имен регистров. При этом x используется для ука зания, о каком модуле ЦАП12 идет речь. В случае, если операция одинакова для всех модулей, регистр упоминается просто как DAC12_xCTL.

Блок-схема двух модулей ЦАП12 в устройствах MSP430F15x/16x показана на рис. 19-1.

19.2. Функционирование ЦАП Модуль ЦАП12 конфигурируется программным обеспечением пользова теля. Настройка и функционирование ЦАП12 обсуждаются в нижеследующих разделах.

Библиотека Компэла ЦАП Раздел XIX.

Ve REF+ к модулюADC V REF+ 2,5 В или 1,5 В от внутреннего опорного источника модуля ADC DAC12SREFx DAC12AMPx DAC12IR / 11 AV SS VR– VR+ DAC12LSELx DAC12_0OUT DAC12_0 x Блокировка защелки TA1 10 10 DAC12RES 1 Защелка DAC12_ DAC12DF TB2 11 DAC12GRP ENC DAC12_0DAT DAC12_0DAT обновление Логика загрузки группы DAC12SREFx DAC12AMPx DAC12IR / AV SS VR– VR+ DAC12LSELx DAC12_1OUT x DAC12_ Блокировка защелки TA1 10 DAC12RES 1 Защелка DAC12_ TB2 11 0 DAC12DF DAC12GRP ENC DAC12_1DAT DAC12_1DAT обновление Рис. 19-1. Блок-схема ЦАП 19.2.1. Ядро ЦАП ЦАП12 может быть сконфигурирован на работу в 8-ми или 12-разрядном режиме с помощью бита DASC12RES. Кроме того, полный диапазон вывода программируется через бит DAC12IR и может быть 1х или 3х-кратен выбранно му опорному напряжению. Эта возможность позволяет пользователю управлять динамическим диапазоном ЦАП12. Когда используется внутренний опорный источник, полный диапазон вывода всегда равен 1х опорного напряжения. Бит DAC12DF позволяет пользователю выбирать для ЦАП натуральные двоичные Библиотека Компэла MSP430x1xxFamily данные или данные с дополнением до двух. Когда используется натуральный двоичный формат данных, справедлива формула для выходного напряжения, представленная в таблице 19-1.

Таблица 19-1. Полный диапазон ЦАП12 (V = VeREF+ или VREF+) ref Формула Разрешение DAC12RES DAC12IR выходного напряжения DAC12_ xDAT Vout = Vref 12 бит DAC12_ xDAT Vout = Vref 12 бит DAC12_ xDAT Vout = Vref 8 бит DAC12_ xDAT Vout = Vref 8 бит В 8-разрядном режиме максимальное используемое значение для DAC12_ xDAT равно 0FFh, а в 12-разрядном режиме максимальное используемое значение для DAC12_xDAT равно 0FFFh. Значения, превышающие указанные величины мо гут быть записаны в регистр, но все первые биты будут проигнорированы.

Выбор порта ЦАП Выходы ЦАП12 мультиплексированы с ножками порта Р6 и аналоговыми входами АЦП12. Когда DAC12AMPx>0, для ножек автоматически выбирается фун кция ЦАП12, независимо от состояния связанных с ними битов P6SELx и P6DIRx.

19.2.2. Опорный источник ЦАП Опорный источник для ЦАП12 конфигурируется для использова ния либо двух внешних опорных напряжений, либо внутреннего опорно го источника 1.5 В/2.5 В от модуля АЦП12 с помощью битов DAC12SREFx.

Когда DAC12SREFx={0,1}, как опорный используется сигнал VREF+, а когда DAC12SREFx={2,3}, в качестве опорного используется сигнал VeREF+.

При использовании внутреннего опорного источника АЦП12, он должен быть включен и сконфигурирован через соответствующие управляющие биты АЦП12 (см. раздел «АЦП12»). Как только опорный источник АЦП12 сконфигу рирован, опорное напряжение подается на VREF+.

Буферы входного опорного сигнала и выходного напряжения ЦАП Буферы входного опорного сигнала и выходного напряжения ЦАП12 могут быть сконфигурированы для оптимизации времени установки* в зависимости * Под временем установки понимается время, необходимое ЦАП для установки выходного напря жения, соответствующего его цифровому представлению на входе и при изменении входного зна чения.

Библиотека Компэла ЦАП Раздел XIX.

от потребляемой мощности. Восемь возможных комбинаций выбираются с помощью битов DAC12AMPx. При низкой/низкой установке время установки наибольшее, а потребляемый обеими буферами ток наименьший. Средние и высокие настройки позволяют получить быстрое время установки, однако пот ребляемый ток возрастет. См. справочное руководство конкретного устройства для выяснения подробных параметров.

19.2.3. Обновление выходного напряжения ЦАП Регистр DAC12_xDAT может быть напрямую подключен к ядру ЦАП12 или дважды буферизирован. Источник запуска для обновления выходного напря жения ЦАП12 выбирается с помощью битов DAC12LSELx.

Когда DAC12LSELx=0, защелка данных открыта, и регистр DAC12_xDAT на прямую подключен к ядру ЦАП12. Выход ЦАП12 обновляется немедленно, как только новые данные ЦАП12 записаны в регистр DAC12_xDAT, независимо от состояния бита DAC12ENC.

Когда DAC12LSELx=1, данные ЦАП12 защелкнуты и поступают к ядру ЦАП12 после записи новых данных в DAC12_хDAT. Когда DAC12LSELx=2 или 3, данные защелкиваются по фронту сигнала с выхода таймера А CCR1 или с выхода таймера В CCR2 соответственно. DAC12ENC должен быть установлен, чтобы новые данные защелкивались, когда DAC12LSELx>0.

19.2.4. Формат данных DAC12_xDAT ЦАП12 поддерживает два формата данных: натуральный двоичный и фор мат с дополнением до двух. Когда используется натуральный формат данных, полный диапазон вывода равен 0FFFh в 12-разрядном режиме (0FFh в 8-разряд ном режиме), как показано на рис. 19-2.

Выходное напряжение Полная шкала выхода Данные DAC 0 0FFFh Рис. 19-2. Зависимость выходного напряжения от данных ЦАП12 в 12-разрядном режиме в натуральном двоичном формате Библиотека Компэла MSP430x1xxFamily Когда используется формат данных с дополнением до двух, диапазон сдви гается так, что при значении DAC12_xDAT равному 0800h (0080h в 8-разрядном режиме), выходное напряжение будет равно нулю, при 0000h – выходное напря жение составит половину шкалы, а при 07FFh (007Fh для 8-разрядного режима) выходное напряжение достигнет полного диапазона, как показано на рис. 19-3.

Выходное напряжение Полная шкала выхода Середина шкалы выхода Данные DAC 0800h (–2048) 0 07FFh (+2047) Рис. 19-3. Зависимость выходного напряжения от данных ЦАП12 в 12-разрядном режиме в формате дополнения до двух 19.2.5. Калибровка смещения выходного усилителя ЦАП Напряжение смещения выходного усилителя ЦАП12 может быть положи тельным или отрицательным. Когда смещение отрицательное, выходной усили тель пытается управлять отрицательным напряжением, но не может этого сде Выходное напряжение Отрицательное Данные DAC смещение Рис. 19-4. Отрицательное смещение Библиотека Компэла ЦАП Раздел XIX.

лать. Выходное напряжение остается равным нулю, пока цифровой вход ЦАП не обеспечит достаточного для преодоления отрицательного напряжения сме щения положительного выходного напряжения. Получающаяся передаточная функция показана на рис. 19-4.

Выходное напряжение Vcc Данные DAC Полная шкала кода Рис. 19-5. Положительное смещение Когда выходной усилитель имеет положительное смещение, ноль на цифровом входе не позволяет получить нулевое выходное напряжение. Вы ходное напряжение ЦАП12 достигает максимального выходного сигнала до того момента, когда данные на входе ЦАП12 достигнут максимального кода.

Это показано на рис. 19-5.

ЦАП12 имеет возможность калибровки напряжения смещения выходного уси лителя. Установка бита DAC12CALON инициирует калибровку смещения. Калибровка должна быть завершена до использования ЦАП12. Когда калибровка выполнена, бит DAC12CALON автоматически сбрасывается. Биты DAC12AMPx должны быть сконфи гурированы до калибровки. Для достижения лучших результатов калибровки, необ ходимо минимизировать активность ядра и порта в процессе калибровки.

19.2.6. Группировка нескольких модулей ЦАП Несколько ЦАП12 могут быть сгруппированы вместе битом DAC12GRP для синхронного обновления каждого выхода ЦАП12. Аппаратно гарантируется, что все модули ЦАП12 в группе обновляются одновременно, независимо от любого прерывания или NMI-события.

В устройствах MSP430x15x и MSP430x16x модули DAC12_0 и DAC12_1 груп пируются установкой бита DAC12GRP модуля DAC12_0. Бит DAC12GRP модуля DAC12_1 не используется. Когда DAC12_0 и DAC12_1 группируются, необходимо:

Библиотека Компэла MSP430x1xxFamily • Биты DAC12LSELx модуля DAC12_1 выбирают источник запуска обнов ления для обоих ЦАПов;

• Биты DAC12LSELx для обоих ЦАП должны быть > • Биты DAC12ENC обоих ЦАП должны быть установлены в 1.

Когда DAS12_0 и DAC12_1 сгруппированы, оба регистра DAC12_xDAT долж ны быть записаны перед обновлением выходов – даже если данные для одного или обоих ЦАП не изменились. На рис. 19-6 показан пример тактирования защел кивания-обновления для сгруппированных модулей DAC12_0 и DAC12_1.

DAC12_0 DAC12_0 и DAC12_ DAC12GRP Обновляются одновременно DAC12_ DAC12ENC Выход таймераA Новые данные DAC12_0DAT Обновление DAC12_ Новые данные DAC12_1DAT Защелкивание DAC12_ DAC12_0 DAC12LSELx = 2 DAC12_0 DAC12LSELx > 0 и DAC12_1 DAC12LSELx = Рис. 19-6. Пример обновления группы ЦАП12, запуск от таймера_А Когда бит DAC12GRP=1 модуля DAC12_0 и оба бита DAC12LSELx>0 моду лей DAC12_x и любой DAC12ENC=0, никакой ЦАП12 не обновляется.

Примечание: Время установки ЦАП Контроллер DMA позволяет переносить данные в ЦАП12 быстрее времени установки их на выходе ЦАП12. Пользователь должен гарантировать, что время установки не будет нарушено при использовании контроллера DMA. См. справоч ные данные конкретного устройства для выяснения конкретных параметров.

19.2.7. Прерывания ЦАП Вектор прерываний ЦАП12 является общим с контроллером DMA. Про граммное обеспечение должно проверять флаги DAC12IFG и DMAIFG для опре деления источника прерывания.

Библиотека Компэла ЦАП Раздел XIX.

Бит DAC12IFG устанавливается, когда DAC12xLSELx>0 и данные ЦАП12 за щелкнуты от регистра DAC12_xDAT в защелке данных. Когда DAC12xLSELx=0, флаг DAC12IFG не устанавливается.

Установленный бит DAC12IFG показывает, что ЦАП12 готов для приема новых данных. Если установлены оба бита DAC12IE и GIE, DAC12IFG генерирует запрос прерывания. Флаг DAC12IFG не сбрасывается автоматически. Его долж но сбрасывать программное обеспечение.

19.3. Регистры ЦАП Регистры ЦАП12 приведены в таблице 19-2.

Таблица 19-2. Регистры ЦАП Краткое Тип Исходное Регистр Адрес обозначение регистра состояние Управление DAC12_0 DAC12_0CTL Чтение/запись 01C0h Сброс с POR Данные DAC12_0 DAC12_0DAT Чтение/запись 01C8h Сброс с POR Управление DAC12_1 DAC12_1CTL Чтение/запись 01C2h Сброс с POR Данные DAC12_1 DAC12_1DAT Чтение/запись 01CAh Сброс с POR DAC12_xCTL, управляющий регистр ЦАП 15 14 13 12 11 10 9 Зарезерви DAC DAC12SREFx DAC12RES DAC12LSELx DAC12IR ровано CALON rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 DAC DAC12AMPx DAC12DF DAC12IE DAC12IFG DAC12ENC GRP rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Модифицируется, только когда DAC12ENC= Зарезервирован Бит 15 Зарезервирован Выбор опорного напряжения ЦАП 00 – VREF+ DAC12SREFx Биты 14-13 01 – VREF+ 10 – VeREF+ 11 – VeREF+ Библиотека Компэла MSP430x1xxFamily Таблица 19-2. (Окончание) Выбор разрешения ЦАП DAC12RES Бит 12 0 – 12-разрядное разрешение 1 – 8-разрядное разрешение Выбор загрузки ЦАП12. Выбирается сигнал запуска загрузки защелки ЦАП12. Для обновления ЦАП должен быть установлен DAC12ENC, за исключением случая, когда DAC12LSELx=0.

00 – Загрузка в защелку ЦАП12 выполняется при записи в DAC12_xDAT (DAC12ENC игнорируется) DAC12LSELx Биты11- 01 – Загрузка в защелку ЦАП12 выполняется при записи в DAC12_xDAT, или, когда используется группировка, при записи во все регистры DAC12_xDAT группы 10 – Фронт сигнала c Таймера_А3. Выход 1 (TA1) 11 – Фронт сигнала c Таймера_B7. Выход 2 (TB2) Включение калибровки ЦАП12. Этот бит инициирует после довательность калибровки смещения ЦАП12 и сбрасывается DAC12CALON Бит 9 автоматически после завершения калибровки.

0 – Калибровка не выполняется 1 – Инициирование калибровки / выполняется калибровка Входной диапазон ЦАП12. Этот бит устанавливает диапазон входного опорного напряжения и выходного напряжения.

0 – Полный диапазон выходного напряжения ЦАП12 равен 3-х DAC12IR Бит кратному опорному напряжению 1 – Полный диапазон выходного напряжения ЦАП12 равен 1-но кратному опорному напряжению Настройка усилителя ЦАП12. Эти биты выбирают время уста новки в зависимости от потребляемого тока для входного и выходного усилителей ЦАП DAC12AMPx Входной буфер Выходной буфер ЦАП12 выключен, выход 000 Выключен в высокоимпедансном состоянии DAC12AMPx Биты 7- ЦАП12 выключен, на 001 Выключен выходе 0В 010 Низкая скорость/ток Низкая скорость/ток 011 Низкая скорость/ток Средняя скорость/ток 100 Низкая скорость/ток Высокая скорость/ток 101 Средняя скорость/ток Средняя скорость/ток 110 Средняя скорость/ток Высокая скорость/ток 111 Высокая скорость/ток Высокая скорость/ток Формат данных ЦАП DAC12DF Бит 4 0 – Натуральный двоичный 1 – Формат с дополнением до двух Разрешение прерывания от ЦАП DAC12IE Бит 3 0 – Запрещено 1 – Разрешено Библиотека Компэла ЦАП Раздел XIX.

Флаг прерывания ЦАП DAC12IFG Бит 2 0 – Прерывание не ожидается 1 – Прерывание ожидается Включение преобразования ЦАП12. Этот бит включает мо дуль ЦАП12, когда DAC12LSELx>0. Когда DAC12LSELx=0, бит DAC12ENC Бит 1 DAC12ENC игнорируется.

0 – ЦАП12 выключен 1 – ЦАП12 включен Группировка ЦАП12. Группируется DAC12_x с DAC12_х, имею щий следующий более высокий порядковый номер. Не исполь DAC12GRP Бит 0 зуется в устройствах MSP430x15x и MSP430x16x.

0 – Нет группировки 1 – ЦАП’ы сгруппированы DAC12_xDAT, регистр данных ЦАП 15 14 13 12 11 10 9 0 0 0 0 DAC12 Data r(0) r(0) r(0) r(0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 DAC12 Data rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Не используется. Эти биты всегда равны 0 и не влияют на ядро Не используется Биты 15- ЦАП12.

Данные ЦАП Формат данных ЦАП12 Данные ЦАП Данные ЦАП12 выровнены по правому 12-разрядный дво краю. Бит 11 является старшим знача ичный щим битом (MSB).

Данные ЦАП12 выровнены по правому 12-разрядный с допол краю. Бит 11 является старшим знача нением до двух щим битом MSB (знак).

Данные ЦАП12 Биты 11- Данные ЦАП12 выровнены по правому краю. Бит 7 является старшим знача 8-разрядный двоичный щим битом (MSB). Биты 11-8 не имеют значения и не влияют на ядро ЦАП12.

Данные ЦАП12 выровнены по правому краю. Бит 7 является старшим знача 8-разрядный с допол щим битом MSB (знак). Биты 11-8 не нением до двух имеют значения и не влияют на ядро ЦАП12.

Библиотека Компэла Семейство микроконтроллеров MSP430x1xx Руководство пользователя Руководитель проекта Таранков И.В.

Дизайн обложки Георгадзе Е.С.

Графика Писанко В.А.

Верстка Торочков Е.В.

Подписано в печать 23.09.2004 г. Формат 6290/ Печать офсетная. Бумага ролевая. Гарнитура «HeliosCondenced» Обложка – Бумага мел. импортная. Формат 6264/ Усл. печ. л. 23. Тираж 2000 экз. Зак. № Отпечатано в ГП «Московская типография 13» Денисовский пер., дом Тел./факс (095) 261- www.printshor13.ru

Pages:     | 1 |   ...   | 3 | 4 ||



© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.