WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!

Pages:     | 1 |   ...   | 2 | 3 || 5 |

«Семейство микроконтроллеров MSP430x1xx Руководство пользователя MSP430x1xxFamily С12 Семейство микроконтроллеров MSP430x1xx. ...»

-- [ Страница 4 ] --

14.2.2. Режим ведущего На рис. 14-2 показан USART в качестве мастера в обеих 3-х и 4-х выводных конфигурациях. USART инициализирует передачу данных, когда данные пере мещаются в буфер передачи данных UxTXBUF. Данные UxTXBUF перемещаются в сдвиговый регистр TX, когда сдвиговый регистр TX пуст, инициируя передачу данных на SIMO, начиная со старшего разряда. Данные на SOMI сдвигаются в сдвиговый регистр приема по противоположному тактовому фронту, начиная со старшего разряда. Когда символ принят, принятые данные перемещены из сдвигового регистра RX в буфер принятых данных UxRXBUF, флаг прерывания приема URXIFGx установлен, указывая завершение операции RX/TX.

Установка флага прерывания передачи UTXIFGx указывает, что данные пе ремещены из UxTXBUF в сдвиговый регистр TX и UxTXBUF готов для поступле ния новых данных. Это не указывает на завершение операции RX/TX.

Библиотека Компэла Периферийный интерфейс USART, режим SPI Раздел XIV.

Ведущий Ведомый SIMO SIMO Буфер приема UxRXBUF Буфер передачи UxTXBUF Буфер приема SPI Px.x STE SS STE Port.x SOMI Сдвиговый регистр Сдвиговый регистр SOMI Сдвиговый регистр приема передачи данных (DSR) MSB LSB MSB LSB MSB LSB UCLK SCLK MSP430 USART Обычный SPI Рис. 14-2. USART – ведущий, внешнее устройство – ведомое Чтобы принимать данные в USART в режиме ведущего, данные должны быть записаны в UxTXBUF, поскольку операции приема и передачи выполняют ся одновременно.

4-х выводной режим ведущего SPI В 4-х выводном режиме ведущего STE используется для предотвращения конфликтов с другим ведущим. Ведущий функционирует нормально, когда STE имеет высокий уровень. Когда у STE низкий уровень:

• SIMO и UCLK установлены на ввод и более не управляют шиной • Установлен бит ошибки FE, что указывает на нарушение целостности свя зи, которое будет обработано пользователем Сигнал STE низкого уровня не сбрасывает модуль USART. Входной сигнал STE не используется в 3-х выводном режиме ведущего.

14.2.3. Режим ведомого На рис. 14-3 показан USART в качестве ведомого в обеих 3-х и 4-х вы водных конфигурациях. UCLK используется как вход для тактирования SPI и должен управляться внешним ведущим. Скорость передачи данных определя ется этим тактовым сигналом и не зависит от внутреннего генератора скорости передачи. Данные записываются в UxTXBUF и перемещаются в сдвиговый ре гистр TX до старта передачи UCLK на SOMI. Данные на SIMO сдвигаются в сдви говый регистр приема по противоположному фронту UCLK и перемещаются в UxRXBUF, когда принято заданное количество бит. Когда данные перемещают ся из сдвигового регистра RX в UxRXBUF, устанавливается флаг прерывания URXIFGx, указывая, что данные были приняты. Бит ошибки переполнения OE устанавливается, когда предыдущие принятые данные не были прочитаны из UxRXBUF до перемещения новых данных в UxRXBUF.

Библиотека Компэла MSP430x1xxFamily Ведущий Ведомый SIMO SIMO Буфер приема SPI Буфер передачи UxTXBUF Буфер приема UxRXBUF Px.x STE SS STE Port.x Сдвиговый регистр Сдвиговый регистр Сдвиговый регистр SOMI SOMI данных DSR передачи приема MSB LSB MSB LSB MSB LSB UCLK SCLK Обычный SPI MSP430 USART Рис. 14-3. USART – ведомый, внешнее устройство – ведущее 4-х выводной режим ведомого SPI В 4-х выводном режиме ведущего STE используется ведомым для раз решения операций передачи и приема и управляется ведущим SPI. Когда STE имеет низкий уровень, ведомый работает нормально. Когда у STE высокий уро вень:

• Любая выполняющаяся операция приема на SIMO останавливается • SOMI устанавливается на направление ввода Высокий уровень сигнала STE не сбрасывает модуль USART. Входной сиг нал STE не используется в 3-х выводном режиме ведомого.

14.2.4. Включение SPI Бит включения USPIEx передачи/приема SPI включает или отключает USART в режиме SPI. Когда USPIEx=0, USART останавливает работу после за вершения текущей передачи или немедленно, если действий не выполнялось.

USPIEx = 0 Данные не записаны Не завершено в буфер переноса USPIEx = 1 Состояние USPIEx = Условия обработки Передача простоя Передача запрещена (передатчик данные выполняется прерывания USPIEx = 0 включен) записаны в буфер передачи Символ передан SWRST USPIEx = PUC USPIEx = 0, последнее содержимое буфера передано Рис. 14-4. Разрешение передачи в режиме ведущего Библиотека Компэла Периферийный интерфейс USART, режим SPI Раздел XIV.

Сигнал PUC или установка бита SWRST отключают USART немедленно, при этом любая выполняющаяся передача прерывается.

Разрешение передачи Когда USPIEx=0, любая последующая запись в UxTXBUF не приводит к пе редаче. Данные, записанные в UxTXBUF начнут передаваться, когда USPIEx=1 и активен источник BRCLK. На рис. 14-4 и рис. 14-5 показаны диаграммы состоя ний при разрешении передачи.

USPIEx = 0 Нет тактирования UCLK Не завершено USPIEx = 1 Состояние Условия обработки USPIEx = Передача простоя Передача прерывания запрещена (передатчик используется выполняется внешнее включен) USPIEx = тактирование Символ передан SWRST USPIEx = PUC USPIEx = Рис. 14-5. Диаграмма состояний разрешения передачи ведомого Разрешение приема Диаграммы состояний разрешения приема SPI показаны на рис. 14-6 и рис. 14-7. Когда USPIEx=0, UCLK не сдвигает данные в сдвиговый регистр RX.

USPIEx = 0 Данные не записаны Не завершено в UxTXBUF USPIEx = 1 Состояние USPIEx = 1 Прием Условия обработки Прием ожидания полного запрещен (приемник данные прерывания символа включен) записаны USPIEx = в UxTXBUF Символ принят SWRST USPIEx = PUC USPIEx = Рис. 14-6. Диаграмма состояний разрешения приема в режиме ведущего SPI 14.2.5. Управление последовательным тактированием Сигнал UCLK на шине SPI обеспечивается ведущим. Когда MM=1, BITCLK обеспечивается генератором скорости передачи USART на выводе UCLK, как Библиотека Компэла MSP430x1xxFamily USPIEx = 0 Нет тактирования UCLK Не завершено USPIEx = 1 Состояние Прием USPIEx = 1 Условия обработки Прием ожидания полного прерывания запрещен (приемник символа USPIEx = 0 включен) Символ принят SWRST USPIEx = PUC USPIEx = Рис. 14-7. Диаграмма состояний разрешения приема ведомым SPI показано на рис. 14-8. Когда MM=0, тактирование USART на выводе UCLK обес печивается ведущим, генератор скорости передачи не используется, а значения битов SSELx не учитываются. Приемник и передатчик SPI работают параллель но и используют одинаковый источник тактирования для передачи данных.

SSEL1 SSEL0 N = 215 28 27......

UxBR1 UxBR UCLKI 8 BRCLK ACLK 16 разрядный счетчик R SMCLK............

Q15 Q SMCLK Перекл.

Сравнение (0 или 1) BITCLK FF R Сдвиговый регистр R модуляции данных (первый млад. разряд) mX m7 8 m Начальный разряд UxMCTL Рис. 14-8. Генератор скорости передачи SPI 16-разрядное значение UxBR0+UxBR1 представляет собой коэффициент деления источника тактирования USART – BRCLK. Максимальная скорость пе редачи, генерируемая в режиме ведущего равна BRCLK/2. Модулятор в генера торе скорости передачи USART не используется в режиме SPI, рекомендуется устанавливать его значение равным 000h. Частота UCLK определяется так:

Скорость передачи = BRCLK/UxBR, где UxBR = [UxBR1, UxBR0] Библиотека Компэла Периферийный интерфейс USART, режим SPI Раздел XIV.

Полярность и фаза последовательного тактирования Полярность и фаза UCLK раздельно конфигурируются через управляющие биты CKPL и CKPH модуля USART. Синхронизация для каждого случая показана на рис. 14-9.

Номер цикла CKPH CKPL 1 2 3 4 5 6 7 0 0 UCLK 0 1 UCLK 1 0 UCLK 1 1 UCLK SIMO/ 0 Х MSB LSB SOMI SIMO/ 1 Х MSB LSB SOMI Перемещение в UxTXBUF Элементы выборок RX Рис. 14-9. Синхронизация USART SPI 14.2.6. Прерывания SPI SPI имеет один вектор прерывания для передачи и один вектор прерыва ния для приема.

Работа прерывания SPI при передаче Флаг прерывания UTXIFGx устанавливается передатчиком для указания, что UxTXBUF готов к приему другого символа. Запрос прерывания генери руется, если также установлены флаги UTXIEx и GIE. UTXIFGx автоматически сбрасывается, если запрос прерывания обработан или если символ записан в UxTXBUF.

UTXIFGx устанавливается после PUC или когда SWRST=1. UTXIEx сбрасы вается после PUC или когда SWRST=1. Это показано на рис. 14-10.

Примечание: запись в UxTXBUF в режиме SPI Запись данных в UxTXBUF, когда UTXIFGx=0 и USPIEx=1 может привести к ошибочной передаче данных.

Работа прерывания SPI при приеме Флаг прерывания URXIFGx устанавливается каждый раз, когда символ принят и загружен в UxRXBUF, как показано на рис. 14-11 и 14-12. Запрос пре Библиотека Компэла MSP430x1xxFamily UTXIEx Q SYNC = Clear PUC или SWRST Запрос обработки Set UTXIFGx прерывания V D Q CC Символ перемещен из буфера в сдвиговый SWRST Clear регистр Данные перемещены в UxTXBUF IRQA Рис. 14-10. Функционирование прерывания при передаче рывания генерируется, если также установлены флаги URXIEx и GIE. URXIFGx и URXIEx сбрасываются сигналом системного сброса PUC или когда SWRST=1.

URXIFGx сбрасывается автоматически, если ожидаемое прерывание обработа но или когда UxRXBUF прочитан. Это показано на рис. 14-11 и рис. 14-12.

SYNC SYNC = Правильный стартовый бит URXS Принят полный символ URXSE Из URXD Clear URXIEx Запрос обработки PE прерывания FE BRK (S) URXEIE URXIFGx URXWIE Clear RXWAKE SWRST PUC Символ принят Чтение UxRXBUF URXSE IRQA Рис. 14-11. Функционирование прерывания при приеме 14.3. Регистры USART: режим SPI Регистры USART, показанные в таблице 14-1 и таблице 14-2, структури рованы побайтно, поэтому доступ к ним необходимо выполнять с помощью команд работы с байтами.

Библиотека Компэла Периферийный интерфейс USART, режим SPI Раздел XIV.

SWRST = Ожидание URXIFGx = следующего старта URXIEx = 0 SWRST = Прием символа USPIEx = USPIEx = PUC Начата Прием обработка USPIEx = 1 и USPIEx = символа URXIFGx = 1 прерывания URXIEx = 1 и завершен GIE = GIE = 1 и URXIFGx = правильный GIE = приоритет Приоритет очень маленький Рис. 14-12. Диаграмма состояний прерывания при приеме Таблица 14-1. Регистры управления и статуса USART Краткое Исходное Регистр Тип регистра Адрес обозначение состояние Регистр управления USART U0CTL Чтение/запись 070h 001h после PUC Регистр управления передачей U0TCTL Чтение/запись 071h 001h после PUC Регистр управления приемом U0RCTL Чтение/запись 072h 000h после PUC Регистр управления модуляцией U0MCTL Чтение/запись 073h Не изменяется Регистр 0 управления скоро U0BR0 Чтение/запись 074h Не изменяется стью передачи Регистр 1 управления скоро U0BR1 Чтение/запись 075h Не изменяется стью передачи Регистр буфера приема U0RXBUF Чтение 076h Не изменяется Регистр буфера передачи U0TXBUF Чтение/запись 077h Не изменяется Регистр 1 включения модуля ME1 Чтение/запись 004h 000h после PUC SFR* Регистр 1 разрешения прерыва IE1 Чтение/запись 000h 000h после PUC ния SFR* Регистр 1 флага прерывания IFG1 Чтение/запись 002h 082h после PUC SFR* * Не применимо к устройствам MSP430x12xx. См. описания регистров для выяснения расположе ния регистров и бит в этих устройствах.

Библиотека Компэла MSP430x1xxFamily Таблица 14-2. Регистры управления и статуса USART Краткое Тип Исходное Регистр Адрес обозначение регистра состояние Регистр управления USART U1CTL Чтение/запись 078h 001h после PUC Регистр управления передачей U1TCTL Чтение/запись 079h 001h после PUC Регистр управления приемом U1RCTL Чтение/запись 07Ah 000h после PUC Регистр управления модуляцией U1MCTL Чтение/запись 07Bh Не изменяется Регистр 0 управления скоро U1BR0 Чтение/запись 07Ch Не изменяется стью передачи Регистр 1 управления скоро U1BR1 Чтение/запись 07Dh Не изменяется стью передачи Регистр буфера приема U1RXBUF Чтение 07Eh Не изменяется Регистр буфера передачи U1TXBUF Чтение/запись 07Fh Не изменяется Регистр 2 включения модуля ME2 Чтение/запись 005h 000h после PUC SFR Регистр 2 разрешения преры IE2 Чтение/запись 001h 000h после PUC вания SFR Регистр 2 флага прерывания IFG2 Чтение/запись 003h 020h после PUC SFR Примечание: Изменение битов SFR Чтобы избежать изменения управляющих битов другими модулями, реко мендуется устанавливать или очищать биты IEx и IFGx с помощью команд BIS.B или BIC.B вместо команд MOV.B или CLR.B.

UxCTL, регистр управления USART 7 6 5 4 3 2 1 Не Не I C* CHAR LISTEN SYNC MM SWRST используется используется rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw Не Биты 7-6 Не используются используется Включение режима I2C. Этот бит позволяет выбрать режим I2C или SPI, когда SYNC=1.

I2C* Бит 0 – Режим SPI 1 – Режим I2C Длина символа CHAR Бит 4 0 – 7-разрядные данные 1 – 8-разрядные данные Включение прослушивания. Бит LISTEN включает режим обратной петли.

LISTEN Бит 3 0 – Отключен 1 – Включен. Сигнал передачи внутренне подключается назад к приемнику.

Библиотека Компэла Периферийный интерфейс USART, режим SPI Раздел XIV.

Включение синхронного режима SYNC Бит 2 0 – Режим UART 1 – Режим SPI Режим ведущего MM Бит 1 0 – USART ведомый 1 – USART ведущий Включение программного сброса SWRST Бит 0 0 – Отключен. Сброс USART исключен из работы 1 – Разрешен. Логика USART удерживается в состоянии сброса *Применимо к USART0 только в устройствах MSP430x15x и MSP430x16x.

UxTCTL, регистр управления передачей USART 7 6 5 4 3 2 1 Не Не CKPH CKPL SSELx STC TXEPT используется используется rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw Выбор фазы тактирования. Управляет фазой UCLK.

CKPH Бит 7 0 – Обычная схема тактирования UCLK 1 – Сигнал UCLK отстает на один полупериод Выбор полярности тактового сигнала.

0 – Неактивный уровень низкий;

вывод данных происходит по нарастающему фронту UCLK;

входные данные защелкиваются по CKPL Бит 6 спаду UCLK.

1 – Неактивный уровень высокий;

вывод данных происходит по спаду UCLK;

входные данные защелкиваются по нарастающему фронту UCLK.

Выбор источника. Эти биты выбирают источник тактирования для BRCLK 00 – Внешний UCLK (действует только в режиме ведомого) SSELx Биты 5- 01 – ACLK (справедливо только для режима ведущего) 10 – SMCLK (справедливо только для режима ведущего) 11 – SMCLK (справедливо только для режима ведущего) Не Бит 3 Не используется используется Не Бит 2 Не используется используется Управление передачей ведомого.

STC Бит 1 0 – 4-х выводной режим SPI: STE включен 1 – 3-х выводной режим SPI: STE выключен Флаг опустошения передатчика. Флаг TXEPT не используется в режиме ведомого.

TXEPT Бит 0 – Передача активна и/или в UxTXBUF находятся данные 1 – UxTXBUF и сдвиговый регистр TX пусты Библиотека Компэла MSP430x1xxFamily UxRCTL, регистр управления приемом USART 7 6 5 4 3 2 1 Не Не Не Не Не Не FE OE используется используется используется используется используется используется rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw Флаг ошибки фрэйма. Этот бит указывает на конфликт шины, когда MM=1 и STC=0. FE не используется в режиме ведомого.

FE Бит 7 0 – Конфликт не обнаружен 1 – На STC появился отрицательный фронт, указывая на конфликт при обращении к шине Не Бит 6 Не используется используется Флаг ошибки переполнения. Этот бит устанавливается, когда сим вол перемещен в UxRXBUF до завершения чтения предыдущего символа. OE автоматически сбрасывается, когда UxRXBUF прочи OE Бит тан, когда SWRST=1, а также может быть сброшен программно.

0 – Нет ошибки 1 – Произошла ошибка переполнения Не Бит 4 Не используется используется Не Бит 3 Не используется используется Не Бит 2 Не используется используется Не Бит 1 Не используется используется Не Бит 0 Не используется используется UxBR0, регистр 0 управления скоростью передачи USART 7 6 5 4 3 2 1 7 6 5 4 3 2 1 2 2 2 2 2 2 2 rw rw rw rw rw rw rw rw UxBR1, регистр 1 управления скоростью передачи USART 7 6 5 4 3 2 1 15 14 13 12 11 10 9 2 2 2 2 2 2 2 rw rw rw rw rw rw rw rw Библиотека Компэла Периферийный интерфейс USART, режим SPI Раздел XIV.

Генератор скорости передачи использует содержимое UxBRx {UxBR1+UxBR0} для установки скорости передачи. Возможна некорректная работа SPI в случае установки UxBR < 2.

UxMCTL, регистр управления модуляцией USART 7 6 5 4 3 2 1 m7 m6 m5 m4 m3 m2 m1 m rw rw rw rw rw rw rw rw Регистр управления модуляцией не используется в режиме SPI и UxMCTLx Биты 7- должен быть установлен на 000h.

UxRXBUF, регистр буфера приема USART 7 6 5 4 3 2 1 7 6 5 4 3 2 1 2 2 2 2 2 2 2 r r r r r r r r Буфер принятых данных доступен пользовате лю и содержит последний принятый из сдвиго вого регистра приема символ. Чтение UxRXBUF UxRXBUFx Биты 7-0 сбрасывает бит OE и флаг URXIFGx. В режиме 7-разрядных данных, UxRXBUF выравнивается по младшему разряду, а старший разряд всегда сбрасывается.

UxTXBUF, регистр буфера передачи USART 7 6 5 4 3 2 1 7 6 5 4 3 2 1 2 2 2 2 2 2 2 rw rw rw rw rw rw rw rw Буфер передаваемых данных доступен поль зователю и содержит текущие передаваемые данные. Когда используется длина символа в UxTXBUFx Биты 7-0 бит, данные необходимо выровнять по старше му разряду перед перемещением их в UxTXBUF.

Данные передаются начиная со старшего разря да. Запись в UxTXBUF очищает UTXIFGx.

Библиотека Компэла MSP430x1xxFamily ME1, регистр 1 включения модуля 7 6 5 4 3 2 1 USPIE0* rw Этот бит может быть использован другими модулями. См. спра Бит вочные данные конкретного устройства.

Включение USART0 SPI. Этот бит включает режим SPI для USART0.

USPIE0* Бит 0 – Модуль выключен 1 – Модуль включен Эти биты могут быть использованы другими модулями. См. спра Биты 5- вочные данные конкретного устройства.

* Не используется в устройствах MSP430x12xx. См. ME2 для битов включения модуля USART MSP430x12xx.

ME2, регистр 2 включения модуля 7 6 5 4 3 2 1 USPIE1 USPIE0** rw 0 rw Эти биты могут использоваться другими модулями. См. справоч Биты 7- ные данные конкретного устройства.

Включение USART1 SPI. Этот бит включает режим SPI для USART1.

USPIE1 Бит 0 – Модуль выключен 1 – Модуль включен Эти биты могут использоваться другими модулями. См. справоч Биты 3- ные данные конкретного устройства.

Включение USART0 SPI. Этот бит включает режим SPI для USART0.

USPIE0** Бит 0 – Модуль выключен 1 – Модуль включен ** Только устройства MSP430x12xx IE1, регистр 1 разрешения прерываний 7 6 5 4 3 2 1 UTXIE0* URXIE0* rw 0 rw Библиотека Компэла Периферийный интерфейс USART, режим SPI Раздел XIV.

Разрешение прерывания при передаче USART0. Этот бит разреша ет прерывание UTXIFG0.

UTXIE0* Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Разрешение прерывания при приеме USART0. Этот бит разрешает прерывание URXIFG0.

URXIE0* Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Эти биты могут быть использованы другими модулями. См. спра Биты 5- вочные данные конкретного устройства.

* Не используется в устройствах MSP430x12xx. См. IE2 для битов разрешения прерывания USART0 MSP430x12xx.

IE2, регистр 2 разрешения прерывания 7 6 5 4 3 2 1 UTXIE1 URXIE1 UTXIE0** URXIE0** rw 0 rw 0 rw 0 rw Эти биты могут использоваться другими модулями. См. справоч Биты 7- ные данные конкретного устройства.

Разрешение прерывания при передаче USART1. Этот бит разреша ет прерывание UTXIFG1.

UTXIE1 Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Разрешение прерывания при приеме USART1. Этот бит разрешает прерывание URXIFG1.

URXIE1 Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Эти биты могут использоваться другими модулями. См. справоч Биты 3- ные данные конкретного устройства.

Разрешение прерывания при передаче USART0. Этот бит разреша ет прерывание UTXIFG0.

UTXIE0** Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Разрешение прерывания при приеме USART0. Этот бит разрешает прерывание URXIFG0.

URXIE0** Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено ** Только устройства MSP430x12xx Библиотека Компэла MSP430x1xxFamily IFG1, регистр 1 флагов прерываний 7 6 5 4 3 2 1 UTXIFG0* URXIFG0* rw 1 rw Флаг прерывания при передаче USART0. UTXIFG0 устанавливает ся, когда U0TXBUF пуст.

UTXIFG0* Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания при приеме USART0. URXIFG0 устанавливается, когда в U0RXBUF принят полный символ.

URXIFG0* Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Эти биты могут быть использованы другими модулями. См. спра Биты 5- вочные данные конкретного устройства.

* Не используется в устройствах MSP430x12xx. См. IFG2 для битов флагов прерывания USART MSP430x12xx.

IFG2, регистр 2 флагов прерываний 7 6 5 4 3 2 1 UTXIFG1 URXIFG1 UTXIFG0** URXIFG0** rw 1 rw 0 rw 1 rw Эти биты могут использоваться другими модулями. См. спра Биты 7- вочные данные конкретного устройства.

Флаг прерывания при передаче USART1. UTXIFG1 устанавли вается, когда U1TXBUF пуст.

UTXIFG1 Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания при приеме USART1. URXIFG1 устанавлива ется, когда в U1RXBUF принят полный символ.

URXIFG1 Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Эти биты могут использоваться другими модулями. См. спра Биты 3- вочные данные конкретного устройства.

Флаг прерывания при передаче USART0. UTXIFG0 устанавли вается, когда U0TXBUF пуст.

UTXIFG0** Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания при приеме USART0. URXIFG0 устанавлива ется, когда в U0RXBUF принят полный символ.

URXIFG0** Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается ** Только устройства MSP430x12xx Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

MSP430x1xxFamily MSP430x1xxFamily Периферийный интерфейс USART, режим I2C Универсальный синхронно/асинхронный приемопередающий (USART) пе риферийный интерфейс поддерживает связь по I2C в модулях USART0. Этот раздел описывает режим I2C. Режим I2C реализован в устройствах MSP430x15x и MSP430x16x.

15.1. Введение в модуль I2C Модуль управления взаимообменом между интегральными схемами (I2C) обеспечивает интерфейс между MSP430 и I2C-совместимыми устройствами через последовательную двухпроводную шину I2C. Внешние компоненты, при соединенные к шине I2C последовательно передают и/или принимают последо вательные данные в/из USART через 2-х проводной I2C-интерфейс.

Модуль I2C имеет следующие возможности:

– Соответствует спецификации I2C v2.1 Philips Semiconductor • Формат передачи байт/слово • 7-разрядный и 10-разрядный режимы адресации устройств • Общий вызов • Старт/рестарт/стоп • Режим приемника передатчик/ведущий со многими ведущими • Режим передатчика приемник/ведомый со многими ведущими • Комбинированный режим ведущего передача/прием и прием/передача • Поддержка стандартного режима до 100 кбод и быстрого режима до кбод – Встроенный FIFO для буферирования чтения и записи – Программируемая генерация тактовых импульсов – 16-разрядный доступ к данным для увеличения пропускной способности шины – Автоматический подсчет количества байт данных – Разработан для работы при пониженном энергопотреблении – Определение условия СТАРТ ведомого приемника для автоматического выхода из режимов LPMx – Расширенные возможности прерываний – Реализован только в USART На рис. 15-1 показана блок-схема модуля I2С.

15.2. Функционирование модуля I2C Модуль I2С поддерживает любые ведущие или ведомые устройства, сов местимые с I2С. На рис. 15-2 показан пример шины I2С. Каждое устройство I2С 268 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

I2CEN I2CSSELx SYNC = I C= I2CBUSY Нет Тактовый генератор I C тактирования ACLK 01 I2CIN I2CPSC I2CSCLLOW SMCLK SMCLK I2CSCLL SCL I2CCLK I2CSCLH R/W MST I2CTRX LISTEN I2CRXOVR Сдвиговый регистр приема I2CSTP I2CSTT I2CSTB SDA Сдвиговый регистр передачи I2CWORD I2CSBD I2CTXUDF I2CDRW I2CNDATx I2COA I2CRM I2CSA XA Рис. 15-1. Блок-схема USART: режим I2C обладает уникальным адресом и может работать и как передатчик и как при емник. Устройство, подключенное к шине I2С, во время передачи данных мо жет рассматриваться как ведущее или ведомое. Ведущий инициирует передачу данных и генерирует тактовый сигнал SCL. Любое устройство, адресованное ведущим, рассматривается как ведомый.

При обмене данными на I2С используется вывод последовательных дан ных (SDA) и вывод последовательного тактирования (SCK). Оба вывода SDA и SCL являются двунаправленными и должны подключаться к положительному источнику питания с использованием нагрузочного резистора.

Примечание: Уровни SDA и SCL Уровни напряжения на выводах SDA и SCL не должны быть выше уровня VCC MSP430.

Библиотека Компэла MSP430x1xxFamily VCC VCC Устройство A MSP Последовательные данные (SDA) Последовательное тактирование (SCL) Устройство Устройство B С Рис. 15-2. Схема подключений на шине I2C 15.2.1. Инициализация модуля I2C Модуль I2C является частью периферии USART. Индивидуальный бит ус танавливает, когда USART0 используется в режиме I2C, а не в режимах SPI или UART. Значение по умолчанию в регистре U0CTL устанавливает режим UART.

Для работы с I2C необходимо установить биты SYNC и I2C. После инициализа ции модуля, модуль I2C готов для выполнения приема или передачи. Установка I2CEN разрешает работу модуля I2C.

Конфигурирование и переконфигурирование модуля I2C всегда должно выполняться только при I2CEN=0, во избежание непредсказуемого поведения.

Установка I2CEN=0 вызывает следующие эффекты:

• связь по I2C останавливается;

• линии SDA и SCL переводятся в высокоимпедансное состояние;

• в регистре I2CTCTL очищаются биты 3-0, а биты 7-4 не изменяются;

• очищаются регистры I2CDCTL и I2CDR;

• сдвиговые регистры приема и передачи очищаются;

• регистры U0CTL, I2CNDAT, I2CPSC, I2CSCLL, I2CSCLH не изменяются;

• регистры I2COA, I2CSA, I2CIE, I2CIFG и I2CIV не изменяются.

Когда USART переконфигурируется из режима I2C в режимы UART или SPI, первыми должны быть очищены биты I2C, SYNC и I2CEN, затем должен быть ус тановлен SWRST и только потом можно начать процедуру инициализации UART или SPI. Нарушение этой последовательности может привести к непредсказуе мым результатам.

Примечание: конфигурирование модуля USART для работы в режиме I2C после сброса:

270 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

Необходим следующий процесс конфигурации I2C:

(BIS.B #I2C + SUNC,&U0CTL) 1) Выбрать режим I2C установкой SWRST= (BIC.B #I2CEN,&U0CTL) 2) Выключить модуль I2C 3) Сконфигурировать модуль I2C при I2CEN=0;

(BIS.B #I2CEN,&U0CTL) 4) Программно установить I2CEN Нарушение последовательности выполнения этого процесса может при вести к непредсказуемому поведению USART.

Примечание: переконфигурирование модуля USART для работы в режиме UART или SPI:

Когда модуль USART переконфигурируется для работы в режимах UART или SPI из режима I2C, необходимо выполнить следующие действия:

(CLR.B &U0CTL);

1) Очистить биты I2C, SYNC и I2CEN (MOV.B #SWRST,&U0CTL);

2) Установить SWRST 3) Продолжить процедуру инициализации UART или SPI;

Нарушение последовательности выполнения этого процесса может при вести к непредсказуемому поведению USART.

15.5.2. Последовательные данные I2C При передаче каждого бита ведущим устройством генерируется один так товый импульс. Модуль I2C работает с данными, организованными побайтно.

Сначала перемещается старший значащий разряд, как показано на рис. 15-3.

SDA MSB Сигнал подтверждения Сигнал подтверждения от получателя от получателя SCL 1 2 7 8 9 1 2 8 Условие Условие R/W ACK ACK СТАРТ (S) СТОП (P) Рис. 15-3. Передача данных модулем I2C Первый после условия «СТАРТ» байт состоит из 7-разрядного адреса ве домого и бита R/nonW. Когда R/nonW=0, ведущий передает данные ведомому.

Когда R/nonW=1, ведущее устройство принимает данные от ведомого. Бит ACK посылается приемником после каждого байта на 9-ом такте SCL.

Библиотека Компэла MSP430x1xxFamily Условия «СТАРТ» и «СТОП», показанные на рис. 15-3, генерируются ве дущим устройством. Под условием «СТАРТ» понимается переход с высокого уровня линии SDA на низкий при высоком уровне на SCL. Под условием «СТОП» понимается переход с низкого уровня на линии SDA на высокий при высоком уровне на SCL. Бит занятости I2CBB устанавливается после условия «СТАРТ» и сбрасывается после условия «СТОП».

Данные на SDA должны быть неизменны в течение периода высокого уровня SCL, как показано на рис. 15-4. Высокий и низкий уровень SDA может изменяться только тогда, когда SCL имеет низкий уровень, в противном случае будет сгенерировано условие «СТАРТ» или «СТОП».

Линия данных данные не изменяются SDA SCL Изменение данных разрешено Рис. 15-4. Передача бита на шине I2C 15.2.3. Режимы адресации I2C Модуль I2C поддерживает 7-разрядный и 10-разрядный режимы адресации.

7-разрядная адресация В 7-разрядном адресном формате, показанном на рис. 15-5, первый байт – это 7-разрядный адрес ведомого и бит R/nonW. Бит ACK посылается приемником после каждого байта.

1 7 1 1 1 8 1 S Адрес ведомого ACK Данные ACK Данные ACK P RW Рис. 15-5. 7-разрядный формат адресации модуля I2C 10-разрядная адресация В 10-разрядном адресном формате, показанном на рис. 15-6, первый байт содержит 11110b плюс два старших бита 10-разрядного адреса ведомого и бит R/nonW. Бит ACK посылается приемником после каждого байта. Следующий 272 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

байт состоит из 8 битов 10-разрядного адреса ведомого, за которым следует бит ACK и 8-разрядные данные.

1 1 1 7 8 8 1 1 ый байт адреса ведомого ACK 2 ой байт адреса ведомого ACK Данные ACK P S R/W 1 1 1 1 0 X X Рис. 15-6. 10-разрядный формат адресации модуля I2C Повторные условия «СТАРТ» Направление потока данных на SDA может быть изменено ведущим без первоначального останова переноса, что приведет к повторению условия «СТАРТ». Это вызовет «РЕСТАРТ». После выполнения «РЕСТАРТА» адрес ве домого отправляется снова, но уже с новым направлением данных, заданным битом R/nonW. Условие «РЕСТАРТ» показано на рис. 15-7.

1 7 1 1 1 1 7 1 1 8 1 S Адрес ведомого ACK Данные ACK S Адрес ведомого ACK Data ACK P R/W R/W 1 Любое число Любое число Рис. 15-7. Формат адресации модуля I2C с повторным условием «СТАРТ» 15.2.4. Режимы работы модуля I2C Модуль I2C работает в режимах ведущий передатчик, ведущий приемник, ведомый передатчик или ведомый приемник.

Режим ведущего В режиме ведущего выполнение передачи и приема управляется с помо щью битов I2CRM, I2CSTT и I2CSTP, как описано в таблице 15-1. Режимы ве дущего передатчика и ведущего приемника показаны на рис. 15-8 и рис. 15-9.

Когда после приема или передачи байта необходимо вмешательство ЦПУ, ли ния SCL удерживается в состоянии низкого уровня.

Таблица 15-1. Функционирование ведущего I2CRM I2CSTP I2CSTT Состояние или активность шины Модуль I2C находится в режиме ведущего, но свободен.

X 0 Условия «СТАРТ» и «СТОП» не генерируются.

Активность инициируется установкой I2CSTT. I2CNDAT исполь зуется для определения длины передачи. Условие «СТОП» автоматически не генерируется после перемещения байт, 0 0 количество которых задано в I2CNDAT. Программное обеспече ние должно установить I2CSTP для генерации условия «СТОП» в конце передачи. Это используется для условия «РЕСТАРТ».

Библиотека Компэла MSP430x1xxFamily Таблица 15-1. (Окончание) I2CRM I2CSTP I2CSTT Состояние или активность шины I2CNDAT используется для установки длины передачи.

Установка I2CSTT инициирует активность. Условие «СТОП» 0 1 автоматически генерируется после передачи количества байт, заданного в I2CNDAT.

I2CNDAT не используется для установки длины передачи.

Длиной передачи должно управлять программное обеспе чение. Установка бита I2CSTT инициирует активность. Для 1 0 1 инициирования условия «СТОП» или останова активности программное обеспечение должно установить бит I2CSTP.

Этот режим используется, если необходимо передать более 255 байт.

Установка бита I2CSTP генерирует условие «СТОП» на шине после отправки количества байт, заданного в I2CNDAT или 0 1 немедленно, если уже было передано то количество байт, которое заданное в I2CNDAT.

Установка бита I2CSTP генерирует условие «СТОП» на шине 1 1 0 после завершения текущей передачи или немедленно, если текущая передача не выполняется.

1 1 1 Зарезервировано, шина неактивна.

Арбитраж Если два или более передатчика одновременно начинают передачу на шине, запускается процедура арбитража. На рис. 15-10 поясняется процедура арбит ража между двумя устройствами. Процедура арбитража использует данные, представленные на SDA конкурирующими передатчиками. Первый ведущий передатчик, генерирующий логическую единицу, отвергается противостоящим ведущим, генерирующим логический сигнал низкого уровня. Процедура арбит ража дает приоритет устройству, которое передает поток последовательных данных с наименьшим двоичным значением. Ведущий передатчик, потерявший арбитраж, переключается в ведомый режим приема и устанавливает флаг по тери арбитража ALIFG. Если два или более устройства посылают одинаковые первые байты, арбитраж продолжается на последующих байтах.

Если выполняется процедура арбитража, когда на SDA повторяются ус ловия «СТАРТ» или «СТОП», ведущие передатчики, вовлеченные в арбитраж, должны послать повторные условия «СТАРТ» или «СТОП» в том же самом мес те в формате фрэйма. Арбитраж не разрешается между:

• Повторным условием «СТАРТ» и битом данных • Условием «СТОП» и битом данных • Повторным условием «СТАРТ» и условием «СТОП» 274 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

Ожидание * Когда I2RM = 1, I2CSTP должен быть установлен перед записью I2CSTT= 3 последнего значения I2CDR. В противном случае генерация СТОП будет некорректной.

4 x I2CPSC Генерация START I2CBUSY установлен 8 x I2CPSC XA= I2CBB установлен I2CSTT сброшен 8 x SCL Нет ACK Отправка битов 9 адреса ведомого Установка NACKIFG XA=0 с R/W= 8 x SCL 8 x SCL Отправка битов 6 Ожидание Отправка битов 7 адреса ведомого I2CBUSY сброшен адреса ведомого с R/W= 1 Нет Ack Ack Ack I2CRM= Да Количество байт Повторный режим? Условие СТОП?

в I2CNDAT отправлено I2CRM=1 Нет Нет I2CDR пуст Да I2CSTP= Да 10 x I2CPSC Состояние СТОП? I2CDR загружен?* Генерация СТОП Нет Нет I2CDR записан Да 8 x I2CPSC Нет 8 x SCL Отправка младшего I2CBB сброшен байта I2CDR Нет Ack 8 x I2CPSC Ack 8 x SCL I2CSTP, I2CMST Ack, и Отправка старшего очищены I2CWORD=0 байта I2CDR Нет Ack Ack Ожидание I2CBUSY сброшен Новый СТАРТ? Новый СТАРТ?

Да Рис. 15-8. Режим ведущего передатчика Библиотека Компэла MSP430x1xxFamily Ожидание I2CSTT= Да 4 x I2CPSC Генерация СТАРТ 8 x I2CPSC Новый СТАРТ?

I2CBB установлен I2CSTT сброшен XA = 8 x SCL Отправка битов 9 8 адреса ведомого с R/W= XA = Нет Ack 8 x SCL Отправка битов 7 адреса ведомого NACKIFG установлен 4 x I2CPSC Нет Генерация второго СТАРТ Ожидание I2CBUSY сброшен 8 x SCL 8 x SCL Отправка битов 9 8 Нет Отправка битов 6 адреса ведомого адреса ведомого с R/W=1 с R/W= I2CRM=0 Повторный режим?

Ack Ack Нет Ack Количество I2CRM= Нет байт I2CNDAT 8 x SCL принято?

Прием младшего байта данных Да Состояние СТОП?

1 x SCL Генерация Ack Нет Да, I2CSTP= Состояние СТОП?

8 x SCL 10 x I2CPSC Прием старшего Генерация СТОП байта данных I2CWORD= Нет 8 x I2CPSC 8 x SCL Генерация Ack I2CBB очищен Новый СТАРТ? 8 x I2CPSC I2CSTP, I2CMST очищены 3 Нет Новый СТАРТ? Да 2 Да Ожидание I2CBUSY очищен Рис. 15-9. Режим ведущего приемника 276 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

Линия шины SCL Устройство № 1 потеряло арбитраж и выключилось Данные n от устройства № Данные 0 0 от устройства № 1 Линия шины 0 0 SDA 1 1 Рис. 15-10. Процедура арбитража между двумя ведущими передатчиками Автоматический подсчет байтов данных Автоматический подсчет байтов данных поддерживается в режиме веду щего с помощью регистра I2CNDAT. Когда I2CRM=0, число принятых или от правленных байтов записывается в I2CNDAT. Условие «СТОП» автоматически генерируется после того, как было передано количество байт, содержащееся в I2CNDAT.

Примечание: Регистр I2CNDAT Не следует изменять содержимое регистра I2CNDAT, когда I2CBB=1 и I2CRM=0. В противном случае возможен непредсказуемый результат.

Режим ведомого В режиме ведомого операции передачи и приема автоматически управля ются модулем I2C. Режимы ведомого передатчика и ведомого приемника пока заны на рис. 15-11 и рис. 15-12.

В режиме ведомого приемника биты последовательных данных принима ются на SDA и сдвигаются по тактовым импульсам, генерируемым ведущим устройством. Ведомое устройство не генерирует тактовый сигнал, но может удерживать линию SCL в состоянии низкого уровня, если после приема байта необходимо вмешательство ЦПУ.

Вход в режим ведомого передатчика происходит, когда байт адреса ведо мого, переданный ведущим, совпадает с собственным адресом, и был послан установленный бит R/W, указывающий на запрос отправки данных ведущему. Ве домый передатчик сдвигает последовательные данные наружу на SDA по импуль сам тактирования, генерируемым ведущим устройством. Ведомое устройство не Библиотека Компэла MSP430x1xxFamily Ожидание Нет Установка OAIFG если не РЕСТАРТ Обнаружен СТАРТ?

Да I2CDR пуст I2CDR загружен?

STTIFG установлен I2CBUSY установлен 4 x I2CPSC Да I2CBB установлен Нет 8 x SCL XA = 1 XA = Отправка младшего 8 x SCL 8 x SCL байта данных Прием битов 9 8 Прием битов 6 ведущему адреса ведомого адреса ведомого с R/W=0 с R/W= Нет Ack Ack 8 x SCL Не Не совпало совпало Отправка старшего байта данных ведущему I2COA совпало I2COA совпало Нет Ack Ack 1 x SCL 1 x SCL Ack и I2CWORD= Отправка Отправка подтверждения подтверждения Обнаружен СТОП? Нет 8 x SCL Прием битов 7 0 Не совпало адреса ведомого Обнаружен I2COA совпало РЕСТАРТ?

Да 1 x SCL 1 x SCL 4 x I2CPSC Отправка Да подтверждения Отправка I2CBB очищен подтверждения 13 x I2CPSC Установка OAIFG 8 x SCL если нет РЕСТАРТ I2CBUSY Прием битов 9 очищен адреса ведомого NACKIFG установлен с R/W= Обнаружен Да STTIFG установлен второй СТАРТ?

Ожидание Данные Вход в режим ведомого Нет Да на SDA?

приемника на "1" Нет Рис. 15-11. Ведомый передатчик 278 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

Ожидание Нет Обнаружен СТАРТ?

Обнаружен Да Да РЕСТАРТ?

STTIFG установлен Из режима I2CBUSY установлен ведомой передачи Нет 4 x I2CPSC I2CBB установлен 8 x SCL Прием младшего байта данных XA = 1 XA = Нет от ведущего 8 x SCL 8 x SCL Прием битов 9 8 Прием битов 6 1 x SCL адреса ведомого адреса ведомого Отправка с R/W=0 с R/W= подтверждения Нет Нет совпадения совпадений 8 x SCL Прием старшего I2COA совпало байта данных I2COA совпало от ведущего 1 x SCL 1 x SCL I2CWORD= Отправка режим байта Отправка 1 x SCL подтверждения подтверждения Отправка Нет подтверждения совпадения 8 x SCL Прием битов 7 Установка OAIFG адреса ведомого если не РЕСТАРТ I2COA совпало Состояние СТОП?

1 x SCL Отправка подтверждения Да 4 x I2CPSC I2CBB очищен 1 x I2CPSC I2CBUSY очищен Ожидание Рис. 15-12. Ведомый приемник Библиотека Компэла MSP430x1xxFamily генерирует тактовых сигналов, но может удерживать линию SCL в состоянии низ кого уровня, если после передачи байта необходимо вмешательство ЦПУ.

Примечание: Бит I2CTRX в режиме ведомого Бит I2CTRX должен быть очищен для нормальной работы в режиме ведо мого 15.2.5. Регистр данных I2CDR модуля I2C Регистр I2CDR может быть доступен как 8-ми или 16-разрядный регистр, что определяется битом I2CWORD. Функции регистра I2CDR описаны в таблице 15-2. Когда I2CWORD=1, любая попытка изменить регистр с помощью однобай тной команды будет неуспешной и регистр не будет модифицирован.

Таблица 15-2. Функции регистра I2CDR I2CWORD I2CTRX Функция I2CDR Режим передачи байта: Используется только младший байт. Байт дважды буферизируется. Если новый байт записан до передачи 0 1 предыдущего байта, новый байт ожидает во временном буфере до момента защелкивания в младшем байте регистра I2CDR. Когда I2CDR доступен, устанавливается бит TXRDYIFG.

Режим приема байта: Используется только младший байт. Байт дважды буферизируется. Если новый байт принят до прочтения 0 0 предыдущего байта, новый байт ожидает во временном буфере до момента защелкивания в младшем байте регистра I2CDR. Когда I2CDR готов для чтения, устанавливается бит RXRDYIFG.

Режим передачи слова: Первым передается младший байт слова, затем старший байт. Регистр дважды буферизируется. Если новое 1 1 слово записано до передачи предыдущего слова, новое слово ожи дает во временном буфере до момента защелкивания в регистре I2CDR. Когда I2CDR доступен, устанавливается бит TXRDYIFG.

Режим приема слова: Первым принимается младший байт слова, затем старший байт. Регистр дважды буферизируется. Если новое слово принято до прочтения предыдущего слова, новое 1 слово ожидает во временном буфере до момента защелкивания в регистре I2CDR. Когда I2CDR готов к доступу, устанавливается бит RXRDYIFG.

Опустошение при передаче В режиме ведущего опустошение происходит, когда сдвиговый регистр передачи и буфер передачи пусты. В режиме ведомого опустошение проис ходит, когда сдвиговый регистр передачи и буфер передачи пусты, а внешний ведущий I2C все еще запрашивает данные. Когда происходит опустошение при передаче, устанавливается бит I2CTXUDF. Запись данных в регистр I2CDR или 280 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

сброс бита I2CEN сбрасывают I2CTXUDF. I2CTXUDF используется только в ре жиме передачи.

Переполнение при приеме Переполнение при приеме происходит, когда сдвиговый регистр приема и буфер приема заполнены. Когда происходит переполнение при приеме, устанав ливается бит I2CRXOVR. Потери данных не происходит, поскольку в этом случае линия SCL удерживается в состоянии низкого уровня, которое приостанавливает дальнейшую активность на шине. Чтение регистра I2CDR или сброс бита I2CEN сбрасывают бит I2CRXOVR. Бит I2CRXOVR используется только в режиме приема.

15.2.6. Генерация тактовых сигналов I2C и синхронизация Модуль I2C работает с источником тактовой частоты, выбираемым битами I2CSSELx. Прескалер I2CPSC и регистры I2CSCLH и I2CSCLL определяют часто ту и скважность тактового сигнала SCL для режима ведомого, как показано на рис. 15-13.

Примечание: максимальная частота I2CCLK I2CIN I2CPSC I2CCLK (I2CPSC + 1) (I2CSCLL + 1) (I2CSCLH + 1) (I2CPSC + 1) Рис. 15-13. Генерация сигналов на линии SCL модуля I2C Источник тактовых импульсов I2CIN модуля I2C должен иметь частоту, по крайней мере, в 10 раз больше частоты SCL в обоих режимах ведущего и ведо мого. Это условие выполняется автоматически в режиме ведущего регистрами I2CSCLL и I2CSCLH.

Примечание: значение U2CPSC Когда I2CPSC>4, функционирование может оказаться непредсказуемым.

Для установки частоты SCL необходимо использовать регистры I2CSCLL и I2CSCLH.

Во время процедуры арбитража тактовые импульсы от различных веду щих должны быть синхронизированы. Устройство, первым генерирующее пе риод низкого уровня на SCL, берет верх над другими устройствами, вынуждая их запустить их собственные периоды низкого уровня. В этом случае SCL удер живается в состоянии низкого уровня устройством с самым долгим периодом низкого уровня. Другие устройства должны ожидать, пока линия SCL будет освобождена перед стартом своих периодов высокого уровня. Рис. 15-14 ил Библиотека Компэла MSP430x1xxFamily Состояние ожидания Старт ВЫСОКОГО периода SCL от устройства № SCL от устройства № Линия шины SCL Рис. 15-14. Синхронизация двух тактовых генераторов I2C во время арбитража люстрирует тактовую синхронизацию. Это позволяет медленному ведомому замедлять быстрого ведущего.

15.2.7. Использование модуля I2C в режимах пониженного энергопотребления Модуль I2C может использоваться в MSP430 в режимах пониженного энер гопотребления. Когда для модуля I2C задействован внутренний источник такти рования, модуль работает нормально независимо от режима работы MSP430.

Когда внутренний источник тактирования модуля I2C отсутствует, обеспечива ется автоматическая активация тактирования. Когда модуль I2C простаивает, I2CBUSY=0 и источник тактирования I2CIN отключен от модуля I2C, сохраняя энергию источника питания.

Когда источник тактирования I2C неактивен, модуль I2C автоматически ак тивирует выбранный источник тактирования, когда это необходимо, независимо от установок управляющих битов источника тактирования. Источник тактирова ния остается активным до перехода модуля I2C в состояние ожидания. После возврата модуля I2C в режим ожидания, управление источником тактирования возвращается к установкам его управляющих битов.

Автоматическая активация тактирования I2C происходит в следующих си туациях:

• В режиме ведущего тактирование активируется, когда I2CSTT=1 и остает ся активным до завершения переноса, после чего модуль I2C возвращает ся в состояние ожидания.

282 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

• В режиме ведомого тактирование активируется, когда обнаружено усло вие «СТАРТ» и остается активным до завершения переноса, после чего модуль I2C возвращается в состояние ожидания. После определения условия «СТАРТ» устанавливается флаг STTIFG и модуль удерживает линию SCL в низком состоянии, пока источник тактирования не станет активным. Как только источник запускается, модуль I2C освобождает ли нию SCL ведущему.

Когда модуль I2C активирует неактивный источник тактирования, источник тактирования становится активным для всего устройства, и любая периферия, сконфигурированная для использования этого источника, окажется задейство ванной. Например, таймер, использующий SMCLK, будет инкрементироваться, пока модуль I2C будет удерживать SMCLK в активном состоянии.

15.2.8. Прерывания I2C Модуль I2C имеет один вектор прерывания для восьми флагов прерыва ния, показанных в таблице 15-3. Каждый флаг прерывания имеет собственный бит разрешения прерывания. Когда прерывание разрешено, и бит GIE установ лен, флаг прерывания будет генерировать запрос прерывания.

Таблица 15-3. Прерывания I2C Флаг Условие прерывания прерывания Потеря арбитража. Арбитраж может быть потерян, когда два или более передат чиков начинают передачу одновременно или когда программное обеспечение ALIFG пытается инициировать I2C перенос при I2CBB=1. Флаг ALIFG устанавливается, когда арбитраж был потерян. Когда ALIFG устанавливается, биты MST и I2CSTP очищаются и контроллер I2C становится ведомым приемником.

Прерывание при отсутствии подтверждения. Этот флаг устанавливается, когда NACKIFG подтверждение ожидается, но не получено.

Прерывание собственного адреса. Этот флаг устанавливается, когда другой веду OAIFG щий имеет адрес модуля I2C. OAIFG используется только в режиме ведомого.

Прерывание «регистр доступен для чтения». Этот флаг устанавливается, когда ранее ARDYIFG запрограммированный перенос завершен, и биты статуса обновлены. Это прерыва ние используется для уведомления ЦПУ о том, что регистры I2C готовы к доступу.

Прерывание/статус готовности приема. Этот флаг устанавливается, когда модуль I2C принял новые данные. RXRDYIFG автоматически очищается, когда I2CDR RXRDYIFG прочитан и буфер приема пуст. Переполнение приемника показывается, если бит I2CRXOVR=1. RXRDYIFG используется только в режиме приема.

Прерывание/статус готовности передачи. Этот флаг устанавливается, когда модуль I2C готов для новой передачи данных (режим ведущего передатчика) или когда TXRDYIFG другой ведущий запрашивает данные (режим ведомого передатчика). TXRDYIFG автоматически очищается, когда I2CDR и буфер передачи полны. Опустошение передачи показывается, если I2CTXUDF=1. Не используется в режиме приема.

Библиотека Компэла MSP430x1xxFamily Таблица 15-3. (Окончание) Флаг Условие прерывания прерывания Прерывание общего вызова. Этот флаг устанавливается, когда модуль I2C принял GCIFG адрес общего вызова (00h). GCIFG используется только в режим приема.

Прерывание при обнаружении условия «СТАРТ». Этот флаг устанавливается, когда модуль I2C обнаружил условие «СТАРТ» в режиме ведомого. Это позволяет STTIFG MSP430 находиться в режиме пониженного энергопотребления с неактивным источником тактирования I2C, пока ведущий не инициирует связь по I2C. STTIFG используется только в режиме ведомого.

Генератор вектора прерывания I2CIV Флаги прерывания I2C разделены по приоритетам и объединены в источ ник одного вектора прерывания. Регистр вектора прерывания I2CIV использует ся для выяснения, какой флаг запросил прерывание. Разрешенное прерывание с наивысшим приоритетом генерирует число в регистре I2CIV, которое может быть оценено или добавлено к программному счетчику для автоматического входа в соответствующую программную процедуру. Запрещенные I2C преры вания не воздействуют на содержимое I2CIV. Когда RXDMAEN=1, RXRDYIFG не будет влиять на значение I2CIV и когда TXDMAEN=1, TXRDYIFG не будет влиять на значение I2CIV, независимо от состояния RXRDYIE или TXRDYIE.

При любом доступе (чтение или запись) к регистру I2CIV автоматически сбрасывается флаг ожидающего прерывания с наивысшим приоритетом. Если устанавливается другой флаг прерывания, после обработки начального преры вания немедленно генерируется другое прерывание.

Пример программного обеспечения, использующего I2CIV Приведенный далее пример программного обеспечения показывает реко мендуемое использование I2CIV. Значение I2CIV добавляется к PC для автома тического перехода к соответствующей процедуре:

I2C_ISR ADD &I2CIV, PC ;

Добавление смещения к таблице переходов RETI ;

Вектор 0: Нет прерывания JMP AL IFG_ISR ;

Вектор 2: ALIFG JMP NACKIFG_ISR ;

Вектор 4: NACKIFG JMP OAIFG_ISR ;

Вектор 6: OAIFG JMP ARDYIFG_ISR ;

Вектор 8: ARDYIFG JMP RXRDYIFG_ISR ;

Вектор 10: RXRDYIFG JMP TXRDYIFG_ISR ;

Вектор 12: TXRDYIFG JMP GCIFG_ISR ;

Вектор 14: GCIFG STTIFG_ISR ;

Вектор... ;

Задача (программный модуль) начинается здесь 284 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

RETI ;

Возврат ALIFG_ISR ;

Вектор... ;

Задача начинается здесь RETI ;

Возврат NACKIFG_ISR ;

Вектор... ;

Задача начинается здесь RETI ;

Возврат OAIFG_ISR ;

Вектор... ;

Задача начинается здесь RETI ;

Возврат ARDYIFG_ISR ;

Вектор... ;

Задача начинается здесь RETI ;

Возврат RXRDYIFG_ISR ;

Вектор... ;

Задача начинается здесь RETI ;

Возврат TXRDYIFG_ISR ;

Вектор... ;

Задача начинается здесь RETI ;

Возврат GCIFG_ISR ;

Вектор... ;

Задача начинается здесь RETI ;

Возврат 15.3. Регистры модуля I2C Регистры модуля I2C приведены в таблице 15-4.

Таблица 15-4. Регистры I2C Краткое Исходное Регистр Тип регистра Адрес обозначение состояние Разрешение прерывания I2C I2CIE Чтение/запись 050h Сброс с PUC Флаг прерывания I2C I2CIFG Чтение/запись 051h Сброс с PUC Счет данных I2C I2CNDAT Чтение/запись 052h Сброс с PUC Управление USART U0CTL Чтение/запись 070h 001h с PUC Управление передачей I2C I2CTCTL Чтение/запись 071h Сброс с PUC Управление данными I2C I2CDCTL Только чтение 072h Сброс с PUC Прескалер I2C I2CPSC Чтение/запись 073h Сброс с PUC «Высокий» SCL I2C I2CSCLH Чтение/запись 074h Сброс с PUC «Низкий» SCL I2C I2CSCLL Чтение/запись 075h Сброс с PUC Данные I2C I2CDRW/I2CDRB Чтение/запись 076h Сброс с PUC Собственный адрес I2C I2COA Чтение/запись 0118h Сброс с PUC Адрес ведомого I2C I2CSA Чтение/запись 011Ah Сброс с PUC Вектор прерываний I2C I2CIV Только чтение 011Ch Сброс с PUC Библиотека Компэла MSP430x1xxFamily U0CTL, регистр управления USART0 в режиме I2C 7 6 5 4 3 2 1 RXDMAEN TXDMAEN I2C XA LISTEN SYNC MST I2CEN rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Разрешение DMA при приеме. Этот бит разрешает исполь зовать контроллер DMA для переноса принятых модулем I2C RXDMAEN Бит 7 данных. Когда RXDMAEN=1, RXRDYIE игнорируется.

0 – Запрещено 1 – Разрешено Разрешение DMA при передаче. Этот бит разрешает исполь зовать контроллер DMA для переноса данных в модуль I2C для их последующей передачи. Когда TXDMAEN=1, TXRDYIE TXDMAEN Бит игнорируется.

0 – Запрещено 1 – Разрешено Включение режима I2C. Этот бит позволяет выбрать режим I2C или SPI, когда SYNC=1.

I2C Бит 0 – Режим SPI 1 – Режим I2C Расширенная адресация XA Бит 4 0 – 7-разрядная адресация 1 – 10-разрядная адресация Прослушивание. Этот бит устанавливает режим обратной пет ли. Бит LISTEN действителен только когда MST=1 и I2CTRX= (ведущий передатчик).

LISTEN Бит 0 – Нормальный режим 1 – SDA внутренне подключается назад к приемнику (обрат ная петля).

Включение синхронного режима SYNC Бит 2 0 – Режим UART 1 – Режим SPI или I2C Ведущий. Этот бит выбирает режим ведомого или ведущего.

Бит MST автоматически очищается при потере арбитража или MST Бит 1 генерации условия СТОП.

0 – Режим ведомого 1 – Режим ведущего Включение I2C. Бит включает или выключает модуль I2C. В исходном состоянии он установлен, и для UART или SPI фун кционирует как SWRST. Когда первыми после PUC устанавли I2CEN Бит 0 ваются биты I2C и SYNC, этот бит функционирует как I2CEN и очищается автоматически.

0 – Работа I2C запрещена.

1– Работа I2C разрешена.

286 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

I2CTCTL, регистр управления передачей режиме I2C 7 6 5 4 3 2 1 I2CWORD I2CRM I2CSSELx I2CTRX I2CSTB I2CSTP I2CSTT rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Модифицируется, только когда I2CEN= Режим слова I2C. Выбирается режим байта или слова для регистра данных I2C.

I2CWORD Бит 0 – Режим байта 1 – Режим слова Режим повтора I2C 0 – I2CNDAT определяет количество переданных байтов.

I2CRM Бит 1 – Количество передаваемых байт определяется програм мным обеспечением. I2CNDAT не используется.

Выбор источника тактирования I2C. Когда MST=1 и арбитраж потерян, автоматически используется внешний сигнал SCL.

00 – Нет тактирования – модуль I2C неактивен I2CSSELx Биты 5- 01 – ACLK 10 – SMCLK 11 – SMCLK Передача I2C. Этот бит выбирает функцию передачи или при ема для контроллера I2C когда MST=1. Когда MST=0, бит R/W байта адреса определяет направление данных. I2CTRX должен I2CTRX Бит быть сброшен для нормальной работы в режиме ведомого.

0 – Режим приема. Данные принимаются на выводе SDA.

1 – Режим передачи. Данные передаются на выводе SDA.

Стартовый байт. Установка бита I2CSTB при MST=1 иниции рует стартовый байт когда I2CSTT=1. После инициирования стартового байта, I2CSTB автоматически очищается.

I2CSTB Бит 0 – Нет действия 1 – Отправка условия СТАРТ и стартового байта (01h), но не условия СТОП.

Бит СТОП. Этот бит используется для генерации условия СТОП. После условия СТОП бит I2CSTP автоматически очи I2CSTP Бит 1 щается.

0 – Нет действия 1 – Отправка условия СТОП Бит СТАРТ. Этот бит используется для генерации условия СТАРТ. После условия СТАРТ бит I2CSTT автоматически I2CSTT Бит 0 очищается.

0 – Нет действия 1 – Отправка условия СТАРТ Библиотека Компэла MSP430x1xxFamily I2CDCTL, регистр управления данными I2C 7 6 5 4 3 2 1 Не ис- Не ис I2C пользу- пользу- I2CBUSY I2CSBD I2CTXUDF I2CRXOVR I2CBB SCLLOW ется ется r0 r0 r-0 r-0 r-0 r-0 r-0 r- Не используется Биты 7-6 Не используются. Всегда читаются как 0.

Занятость I2C I2CBUSY Бит 5 0 – Модуль I2C свободен (в режиме ожидания – IDLE) 1 – Модуль I2C занят «Низкий» SCL I2C. Этот бит показывает, что ведомый удержи вает линию SCL в низком состоянии, когда MSP430 ведущий, I2CSCLLOW Бит 4 и не используется в режиме ведомого.

0 – SCL не удерживается в состоянии низкого уровня.

1 – SCL удерживается в состоянии низкого уровня.

Один байт данных I2C. Этот бит показывает, что содержится в регистре приема – слово или байт. Бит I2CSBD действителен I2CSBD Бит 3 только когда I2CWORD=1.

0 – Слово было принято полностью 1 – В I2CDR достоверен только младший байт Опустошение при передаче I2C I2CTXUDF Бит 2 0 – Опустошения нет 1 – Произошло опустошение при передаче Переполнение при приеме I2C.

I2CRXOVR Бит 1 0 – Переполнения при приеме не произошло.

1 – Произошло переполнение при приеме.

Бит занятости I2C. Условие СТАРТ устанавливает I2CBB в 1.

I2CBB сбрасывается условием СТОП или при I2CEN=0.

I2CBB Бит 0 – Шина I2C не занята 1 – Шина I2C занята I2CDRW, I2CDRB регистр данных I2C 15 14 13 12 11 10 9 Старший байт I2CDRW rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- 7 6 5 4 3 2 1 Младший байт I2CDRW, байт I2CDRB rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Данные I2C. Когда I2CWORD=1, регистр называется I2CDRW.

Когда I2CWORD=0, регистр называется I2CDRB. Когда I2CDRW/I2CDRB Биты 15-0/Биты 7- I2CWORD=1, любая попытка изменить регистр байтной командой будет безуспешной и регистр не будет обновлен.

288 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

I2CNDAT, регистр подсчета переданных байтов I2C 7 6 5 4 3 2 1 I2CNDATx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Количество байтов I2C. Этот регистр обеспечивают автоматичес I2CNDATx Биты 7-0 кий подсчет байтов данных в режиме ведущего. В режиме слова I2CNDATx должен иметь четное значение.

I2CPSC, регистр прескалера тактирования I2C 7 6 5 4 3 2 1 I2CPSCx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Модифицируется, только когда I2CEN= Прескалер тактирования I2C. Входная тактовая частота I2CIN мо дуля I2C делится содержимым I2CPSCx, обеспечивая внутреннюю тактовую частоту I2C. Коэффициент деления равен I2CPSC+1.

Значения I2CPSCx > 4 не рекомендуются. Для утановки частоты SCL должны использоваться регистры I2CSCLL и I2CSCLH.

I2CPSCx Биты 7- 000h – Деление на 001h – Деление на.

.

0FFh – Деление на I2CSCLH, сдвиговый регистр высокого уровня сигналов тактирования I2C 7 6 5 4 3 2 1 I2CSCLHx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Модифицируется, только когда I2CEN= Сдвиговый регистр высокого уровня тактовых импульсов I2C. Эти биты определяют длительность высокого уровня сигнала на SCL, когда контроллер I2C находится в режиме ведущего. Длитель ность высокого уровня SCL составляет (I2CSCLH + 2)(I2CPSC+1).

000h – Длительность высокого уровня SCL = 5(I2CPSC+1) 001h – Длительность высокого уровня SCL = 5(I2CPSC+1) I2CSCLHx Биты 7- 002h – Длительность высокого уровня SCL = 5(I2CPSC+1) 003h – Длительность высокого уровня SCL = 5(I2CPSC+1) 004h – Длительность высокого уровня SCL = 6(I2CPSC+1).

.

0FFh – Длительность высокого уровня SCL = 257I2CPSC Библиотека Компэла MSP430x1xxFamily I2CSCLL, сдвиговый регистр низкого уровня сигналов тактирования I2C 7 6 5 4 3 2 1 I2CSCLLx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Модифицируется, только когда I2CEN= Сдвиговый регистр низкого уровня тактовых импульсов I2C. Эти биты определяют длительность низкого уровня сигнала на SCL, когда контроллер I2C находится в режиме ведущего. Длитель ность низкого уровня SCL составляет (I2CSCLL + 2)(I2CPSC+1).

000h – Длительность низкого уровня SCL = 5(I2CPSC+1) 001h – Длительность низкого уровня SCL = 5(I2CPSC+1) I2CSCLLx Биты 7- 002h – Длительность низкого уровня SCL = 5(I2CPSC+1) 003h – Длительность низкого уровня SCL = 5(I2CPSC+1) 004h – Длительность низкого уровня SCL = 6(I2CPSC+1).

.

0FFh – Длительность низкого уровня SCL = 257I2CPSC I2COA, регистр собственного адреса I2C в 7-разрядном адресном режиме 15 14 13 12 11 10 9 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r 7 6 5 4 3 2 1 0 I2COAx r0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Модифицируется, только когда I2CEN= Собственный адрес I2C. Регистр I2COA содержит локальный адрес контроллера I2C MSP430. Регистр I2COA выровнен по I2COAx Биты 15- правому краю. Старшим битом (MSB) является 6-ой бит.

Биты 15-7 всегда равны 0.

I2COA, регистр собственного адреса I2C в 10-разрядном адресном режиме 15 14 13 12 11 10 9 0 0 0 0 0 0 I2COAx r0 r0 r0 r0 r0 r0 rw-0 rw- 7 6 5 4 3 2 1 I2COAx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- 290 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

Модифицируется, только когда I2CEN= Собственный адрес I2C. Регистр I2COA содержит локальный адрес контроллера I2C MSP430. Регистр I2COA выровнен по I2COAx Биты 15- правому краю. Старшим битом (MSB) является 9-ый бит. Биты 15-10 всегда равны 0.

I2CSA, регистр адреса ведомого I2C в 7-разрядном адресном режиме 15 14 13 12 11 10 9 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r 7 6 5 4 3 2 1 0 I2CSAx r0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Адрес ведомого I2C. Регистр I2CSA содержит адрес внешнего ведомого устройства, которое адресуется MSP430. Он исполь I2CSAx Биты 15-0 зуется только в режиме ведущего. Регистр I2CSA выровнен по правому краю. Старшим битом (MSB) является 6-ой бит. Биты 15-7 всегда равны 0.

I2CSA, регистр адреса ведомого I2C в 10-разрядном адресном режиме 15 14 13 12 11 10 9 0 0 0 0 0 0 I2CSAx r0 r0 r0 r0 r0 r0 rw-0 rw- 7 6 5 4 3 2 1 I2CSAx rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Адрес ведомого I2C. Регистр I2CSA содержит адрес внешнего ведомого устройства, которое адресуется MSP430. Он исполь I2CSAx Биты 15-0 зуется только в режиме ведущего. Регистр I2CSA выровнен по правому краю. Старшим битом (MSB) является 9-ый бит. Биты 15-10 всегда равны 0.

I2CIE, регистр разрешения прерываний I2C 7 6 5 4 3 2 1 STTIE GCIE TXRDYIE RXRDYIE ARDYIE OAIE NACKIE ALIE rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Библиотека Компэла MSP430x1xxFamily Разрешение прерывания при обнаружении старта STTIE Бит 7 0 – Прерывание запрещено 1 – Прерывание разрешено Разрешение прерывания при общем вызове GCIE Бит 6 0 – Прерывание запрещено 1 – Прерывание разрешено Разрешение прерывания при готовности передачи. Когда TXDMAEN=1, TXRDYIE игнорируется и TXRDYIFG не генерирует TXRDYIE Бит 5 прерывание.

0 – Прерывание запрещено 1 – Прерывание разрешено Разрешение прерывания при готовности приема. Когда RXDMAEN=1, RXRDYIE игнорируется и RXRDYIFG не генерирует RXRDYIE Бит 4 ся прерывание.

0 – Прерывание запрещено 1 – Прерывание разрешено Разрешение прерывания готовности доступа.

ARDYIE Бит 3 0 – Прерывание запрещено 1 – Прерывание разрешено Разрешение прерывания собственного адреса.

OAIE Бит 2 0 – Прерывание запрещено 1 – Прерывание разрешено Разрешение прерывания при отсутствии подтверждения.

NACKIE Бит 1 0 – Прерывание запрещено 1 – Прерывание разрешено Разрешение прерывания при потере арбитража.

ALIE Бит 0 0 – Прерывание запрещено 1 – Прерывание разрешено I2CIFG, регистр флагов прерываний I2C 7 6 5 4 3 2 1 STTIFG GCIFG TXRDYIFG RXRDYIFG ARDYIFG OAIFG NACKIFG ALIFG rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw- Флаг прерывания при обнаружении СТАРТ STTIFG Бит 7 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания общего вызова GCIFG Бит 6 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания готовности передачи TXRDYIFG Бит 5 0 – Прерывание не ожидается 1 – Прерывание ожидается 292 Библиотека Компэла Периферийный интерфейс USART, режим I2C Раздел XV.

Флаг прерывания готовности приема.

RXRDYIFG Бит 4 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания готовности доступа. Флаг ARDYIFG устанавли вается в следующих случаях:

Используемые Условия установки Режим биты ARDYIFG I2CRM = 0 Передано количество байт, содержащееся в Ведущий I2CNDAT.

передатчик I2CRM = 1 После установки I2CSTP послан последний байт данных.

I2CRM = 0 Принято количество байт, содержащееся в ARDYIFG Бит I2CNDAT и буфер при Ведущий ема пуст.

приемник I2CRM = 1 Принят последний байт данных и буфер приема опустошен после уста новки I2CSTP.

Ведомый – Принято условие СТОП.

передатчик Ведомый Принято условие СТОП – приемник и буфер приема пуст.

Флаг прерывания собственного адреса.

OAIFG Бит 2 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания при отсутствии подтверждения.

NACKIFG Бит 1 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания потери арбитража.

ALIFG Бит 0 0 – Прерывание не ожидается 1 – Прерывание ожидается I2CIV, регистр вектора прерываний I2C 15 14 13 12 11 10 9 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r 7 6 5 4 3 2 1 0 0 0 I2CIVx r0 r0 r0 r-0 r-0 r-0 r-0 r Библиотека Компэла MSP430x1xxFamily Значение вектора прерываний I2C Содержимое Источник Флаг Приоритет I2CIV прерывания прерывания прерывания Прерывание не 000h – ожидается 002h Потеря арбитража ALIFG Наивысший Отсутствие под 004h NACKIFG тверждения Собственный 006h OAIFG I2CIVx Биты 15-0 адрес Готовность досту 008h ARDYIFG па к регистру Готовность приема 00Ah RXRDYIFG данных Готовность пере 00Ch TXRDYIFG дачи данных 00Eh Общий вызов GCIFG Принято условие 010h STTIFG Низший СТАРТ 294 Библиотека Компэла Компаратор A Раздел XVI.

MSP430x1xxFamily MSP430x1xxFamily Компаратор А Компаратор А – это аналоговый компаратор напряжения. В этом раз деле описывается компаратор А. Компаратор А реализован в устройствах MSP430x11x1, MSP430x12x, MSP430x13x, MSP430x14x, MSP430x15x и MSP430x16x.

16.1. Введение в компаратор А Модуль компаратора А поддерживает высокоточные аналого-цифровые преобразования напряжения, контроль напряжения питания и мониторинг вне шних аналоговых сигналов. Блок-схема компаратора А показана на рис. 16-1.

Компаратор А имеет следующие возможности:

• Инвертирующий и не инвертирующий выводы входного мультиплексора • Программно настраиваемый RC-фильтр на выходе компаратора • Подключение выхода к входу захвата Таймера А VCC 0V P2CA0 CAEX 1 CAON CAF CA CCI1B + + 0 1 –– CAOUT CA 1 Set_CAIFG ~ 2.0 с P2CA 0V 1 CAREFx CARSEL 0.5x VCC VCAREF 10 0.25xVCC 1 D G S Рис. 16-1. Блок-схема компаратора А Библиотека Компэла Компаратор A Раздел XVI.

• Программное управление входным буфером порта • Возможность прерывания • Настраиваемый генератор опорного напряжения • Возможность выключения компаратора и опорного генератора 16.2. Функционирование компаратора А Модуль компаратора А конфигурируется программным обеспечением пользователя. Настройка и работа компаратора А обсуждаются в следующих далее разделах.

16.2.1. Компаратор Компаратор сравнивает аналоговые напряжения на входах «+» и «-». Если вход «+» более положителен, чем вход «-», на выходе компаратора CAOUT по является сигнал высокого уровня. Компаратор может быть включен или вы ключен с помощью управляющего бита CAON. Если компаратор не использу ется, для уменьшения потребляемого тока его необходимо выключать. Когда компаратор выключен, на выходе CAOUT всегда сигнал низкого уровня.

16.2.2. Входные аналоговые переключатели Аналоговые входные переключатели подключают или отключают два вхо да компаратора от соответствующих выводов порта с помощью битов P2CAx.

Оба входа компаратора могут управляться индивидуально. Биты P2CAx позво ляют:

• Подключать внешние сигналы к входам «+» и «-» компаратора • Подключать внутреннее опорное напряжения к соответствующему вы ходному выводу порта Внутренне входной переключатель выполнен как переключатель Т-типа для уменьшения искажений на пути прохождения сигнала.

Примечание: Подключение входа компаратора Когда компаратор включен, его входы должны быть подключены к источ нику сигнала, источнику питания или к общему выводу. В противном случае плавающие уровни напряжения могут вызвать неожиданные прерывания и по вышенное потребление тока.

Бит CAEX управляет входным мультиплексором, определяющим, какие входные сигналы будут подключены к входам «+» и «-» компаратора. Кроме того, когда входы компаратора меняются друг с другом, выходной сигнал ком паратора инвертируется. Это позволяет пользователю учитывать и компенси ровать входное напряжение сдвига компаратора.

Библиотека Компэла MSP430x1xxFamily 16.2.3. Выходной фильтр Выход компаратора может использоваться как с внутренней фильтрацией, так и без неё. Когда управляющий бит CAF установлен, выход фильтруется с помощью интегрированного RC-фильтра.

Выход любого компаратора беспорядочно генерирует, если разность по тенциалов на его входах мала. Внутренние и внешние паразитные эффекты, перекрестная связь при включении и между сигнальными линиями, линиями питания и другими частями системы оказывают влияние на эту генерацию, как показано на рис. 16-2. Колебания на выходе компаратора снижают точ ность и разрешающую способность результата сравнения. Использование выходного фильтра может уменьшить ошибки, связанные с генерацией ком паратора.

Вход + Входы компаратора Вход – Выход компаратора CAOUT без фильтра Выход компаратора CAOUT с фильтрацией Рис. 16-2. Действие RC-фильтра на выходе компаратора 16.2.4. Генератор опорного напряжения Генератор опорного напряжения используется для генерации напряже ния VCAREF, которое может быть приложено к любому из входов компара тора. Бит CAREFx управляет выходом генератора напряжения. Бит CARSEL определяет вывод компаратора, к которому будет приложено напряжение VCAREF. Если внешние сигналы приложены к обоим входам компаратора, внутренний опорный генератор необходимо выключить, чтобы уменьшить величину потребляемого тока. Генератор опорного напряжения может выра батывать напряжение, пропорционально уменьшенное относительно напря жения питания устройства VCC или фиксированное пороговое напряжение транзистора около 0,55 В.

Библиотека Компэла Компаратор A Раздел XVI.

16.2.5. Компаратор А, регистр отключения порта CAPD Функции ввода и вывода компаратора мультиплексированы с соот ветствующими ножками порта ввода/вывода, которые являются цифровы ми КМОП-схемами. Когда аналоговые сигналы подключаются к цифровым КМОП-элементам, может появиться паразитный ток между VCC и общим выводом. Этот паразитный ток появляется в случае, если величина входного напряжения находится около переходного уровня ячейки. Отключение буфе ра вывода порта устраняет паразитный ток и приводит с снижению общего потребления тока.

Когда биты CAPDx установлены, соответствующий входной буфер P2 от ключается, как показано на рис. 16-3. Когда величина уровня потребления тока критична, любой вывод P2, подключенный к аналоговым сигналам, должен быть отключен с помощью соответствующего бита CAPDx.

VCC ICC VO VI ICC VI VCC VCC CAPD.x = VSS Рис. 16-3. Переходная характеристика и рассеивание мощности в инверторе/буфере КМОП 16.2.6. Прерывания компаратора А С компаратором А связан один флаг прерывания и один вектор преры вания, как показано на рис. 16-4. Флаг прерывания CAIFG устанавливается по любому фронту (нарастающему или спадающему) сигнала на выходе компа ратора, что определяется битом CAIES. Если установлены оба бита CAIE и GIE, флаг CAIFG генерирует запрос прерывания. Флаг CAIFG автоматически сбра сывается, когда обрабатывается запрос прерывания или может быть сброшен программным обеспечением.

Библиотека Компэла MSP430x1xxFamily VCC CAIE CAIES IRQ, запрос обработки D Q 0 прерывания SET_CAIFG Reset IRACC, подтверждение запроса прерывания POR Рис. 16-4. Система прерывания компаратора А 16.2.7. Использование компаратора А для измерения сопротивления элементов Компаратор А можно оптимизировать для высокоточного измерения ре зистивных элементов с помощью аналого-цифрового преобразования с оди ночным интегрированием. К примеру, температура может быть преобразована в цифровые данные с помощью термистора путем сравнения времен разряда конденсатора, подключаемого сначала к термистору, а затем к опорному ре зистору, как показано на рис. 16-5. Сопротивление опорного резистора Rref сравнивается с Rmeas.

Rref Px.x Rmeas Px.y CA CCI1B + + Вход захвата –– таймера A 0.25 x VCC Рис. 16-5. Система измерения температуры Библиотека Компэла Компаратор A Раздел XVI.

Для вычисления температуры, считанной Rmeas, используются ресурсы MSP430:

• Две цифровых ножки ввода/вывода для заряда и разряда конденсатора.

• Ножка ввода/вывода устанавливается в высокий уровень (VCC) для заря да конденсатора и сбрасывается для разряда.

• Когда ножка ввода/вывода не используется, она переключается на вход в «третье» состояние с установкой CAPDx,.

• Один выход заряжает и разряжает конденсатор через Rref.

• Один выход разряжает конденсатор через Rmeas.

• Вход «+» подключается к положительному выводу конденсатора.

• Вход «-» подключается к опорному уровню, например 0,25 VCC.

• Для минимизации шумов переключения должен использоваться выход ной фильтр.

• Выход CAOUT подключен к CCI1B таймера А, выполняющего захват вре мени разряда конденсатора.

Может быть измерено более одного резистивного элемента. Дополнитель ные элементы подключаются к CA0 с помощью доступных ножек ввода/выво да, переключающихся в «третье» состояние в моменты, когда они не участвуют в измерении.

Измерение температуры основано на принципе преобразования соотно шения измерений. Отношение двух величин времен разряда конденсатора рас считывается так, как показано на рис. 16-6.

VC VCC Rmeas 0.25 VCC Rref Фаза I: Фаза II: Фаза III: Фаза IV:

t Заряд Разряд Заряд Разряд tref tmeas Рис. 16-6. Временная диаграмма систем измерения температуры Библиотека Компэла MSP430x1xxFamily V Nmeas Rmeas = ;

–Rmeas C lnref VCC N R Nmeas ref ref = ;

N V Nmeas ref –R C lnref Rmeas = R ref ref VCC N ref Значения напряжения VCC и емкости конденсатора должны оставаться постоянными во время преобразования, но они не критичны, т.к. исключены из соотношения:

16.3. Регистры компаратора А Регистры компаратора А приведены в таблице 16-1.

Таблица 16-1. Регистры компаратора А Краткое Тип Исходное Регистр Адрес обозначение регистра состояние Управляющий регистр 1 компаратора А CACTL1 Чтение/запись 059h Сброс с POR Управляющий регистр 2 компаратора А CACTL2 Чтение/запись 05Ah Сброс с POR Отключение порта компаратора А CAPD Чтение/запись 05Bh Сброс с POR CACTL1, регистр управления 1 компаратора А 7 6 5 4 3 2 1 CAEX CARSEL CAREFx CAON CAIES CAIE CAIFG rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Обмен в компараторе А. Это бит меняет местами входы компаратора CAEX Бит и инвертирует выход компаратора.

Выбор опорного источника компаратора А. Этот бит определяет, к какому выводу компаратора прикладывается VCAREF.

Когда CAEX=0:

0 – VCAREF прикладывается к выводу «+» CARSEL Бит 1 – VCAREF прикладывается к выводу «-» Когда CAEX=1:

0 – VCAREF прикладывается к выводу «-» 1 – VCAREF прикладывается к выводу «+» Библиотека Компэла Компаратор A Раздел XVI.

Опорное напряжение компаратора А. Эти биты выбирают опорное напряжение VCAREF.

00 – Встроенная опора отключена. Может использоваться внешнее CAREF Биты 5-4 опорное напряжение.

01 – 0,25*VCC 10 – 0,50*VCC 11 – Выбирается диодная опора Включение компаратора А. Этот бит включает компаратор. При вы ключении компаратора он перестает потреблять ток. Опорная схема CAON Бит 3 включается и выключается независимо от компаратора.

0 – Выключен 1 – Включен Выбор фронта прерывания компаратора А CAIES Бит 2 0 – Нарастающий фронт 1 – Спадающий фронт Разрешение прерывания от компаратора А CAIE Бит 2 0 – Запрещено 1 – Разрешено Флаг прерывания компаратора А CAIFG Бит 0 0 – Прерывание не ожидается 1 – Прерывание ожидается CACTL2, регистр управления компаратора А 7 6 5 4 3 2 1 Не используется P2CA1 P2CA0 CAF CAOUT rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) r (0) Не Бит 7-4 Не используется используется Ножка к CA1. Этот бит определяет функцию ножки CA1.

P2CA1 Бит 3 0 – Ножка не подключается к CA 1 – Ножка подключается к CA Ножка к CA0. Этот бит определяет функцию ножки CA0.

P2CA0 Бит 2 0 – Ножка не подключается к CA 1 – Ножка подключается к CA Выходной фильтр компаратора А CAF Бит 1 0 – Выход компаратора А не фильтруется 1 – Выход компаратора А фильтруется Библиотека Компэла MSP430x1xxFamily Выход компаратора А. Этот бит отражает значение на выходе ком CAOUT Бит паратора. Запись в этот бит не приводит к какому-либо результату.

Регистр CAPD отключения порта компаратора А 7 6 5 4 3 2 1 CAPD7 CAPD6 CAPD5 CAPD4 CAPD3 CAPD2 CAPD1 CAPD rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Отключение порта компаратора А. Эти биты индивидуально отклю чают входной буфер выводов порта, связанных с компаратором А.

К примеру, если CAOUT на выводе P2.2, биты CAPDx могут исполь зоваться для индивидуального включения и выключения каждого CAPDx Биты 7- буфера ножки P2.x. CAPD0 отключает P2.0, CAPD1 отключает P2. и т.д.

0 – Входной буфер включен.

1 – Входной буфер отключен.

Библиотека Компэла АЦП Раздел XVII.

MSP430x1xxFamily MSP430x1xxFamily АЦП Модуль АЦП12 представляет собой высокоэффективный 12-разрядный аналого-цифровой преобразователь. В этом разделе описывается АЦП12.

АЦП12 реализован в устройствах MSP430x13x, MSP430x14x, MSP430x15x и MSP430x16x.

17.1. Введение в АЦП Модуль АЦП12 обеспечивает быстрые 12-разрядные аналого-цифровые преобразования. Модуль имеет 12-разрядное ядро SAR, схему выборки, опор ный генератор и буфер преобразования и управления объемом 16 слов. Буфер преобразования и управления позволяет получать и сохранять до 16 независи мых выборок АЦП без вмешательства ЦПУ.

АЦП12 обладает следующими возможностями:

• Максимальная скорость преобразования свыше 200 ksps • Монотонный 12-разрядный преобразователь без кодов ошибок • Выборка и хранение с программируемыми периодами выборки, опреде ляемыми программным обеспечением или таймерами • Преобразование инициируется программным обеспечением, таймером А или таймером В • Программно выбираемый интегрированный генератор опорного напря жения (1,5 В или 2,5 В) • Программно выбираемый внутренний или внешний опорный источник • Восемь индивидуально конфигурируемых внешних входных каналов • Каналы преобразования для внутреннего температурного датчика, AVCC и внешних опорных источников • Независимые опорные источники, задаваемые путем выбора канала, для обоих положительных и отрицательных опорных источников • Выбираемый источник тактирования преобразований • Одноканальный, повторный одноканальный, последовательный и пов торно-последовательный режимы преобразования • Ядро АЦП и опорное напряжение могут выключаться раздельно • Регистр вектора прерываний для быстрого декодирования 18 прерыва ний АЦП • 16 регистров хранения результата.

Блок-схема АЦП12 показана на рис. 17-1.

306 Библиотека Компэла АЦП Раздел XVII.

REFON 2_5V INCHx=0Ah Ve REF+ V Включение REF+ опорный источник AVCC V Ve 1,5 В или 2,5 В REF – / – REF A VCC Ref_x INCHx SREF AVSS 11 10 01 00 SREF0 ADC12OSC ADC12SSELx A0 0000 SREF2 1 0 ADC12ON A1 ADC12DIVx A2 A3 Модуль V V R– R+ A4 выборки 01 ACLK A5 0101 12 разрядный Делитель и A6 0110 /1.. / регистр SAR 10 MCLK хранения A7 11 SMCLK S/H Convert ADC12CLK 1011 BUSY SHSx ISSH SHT0x SHP 1110 ENC 00 ADC12S C SHI Таймер выборки 1 01 TA /4.. / Sync 0 10 TB SAMPCON A VCC 11 TB SHT1x MSC INCHx=0Bh Ref_x ADC12MEM0 ADC12MCTL R CSTARTADDx – – Буфер Регистры памяти управления 16 x 12 памятью CONSEQx R – 16 x – ADC12MEM15 ADC12MCTL AVSS Рис. 17-1. Блок-схема АЦП 17.2. Функционирование АЦП Модуль АЦП12 конфигурируется программным обеспечением пользова теля. Настройка и работа АЦП12 рассматриваются в следующих разделах.

17.2.1. 12-разрядное ядро АЦП Ядро АЦП преобразует аналоговый входной сигнал в 12-разрядное циф ровое представление и сохраняет результат в памяти преобразований. Ядро ис пользует два программируемых/выбираемых уровня напряжения (VR+ и VR-) для задания верхнего и нижнего пределов преобразования. На цифровом выхо де (NADC) представлена полная шкала (0FFFh), когда входной сигнал равен или Библиотека Компэла MSP430x1xxFamily выше VR+, и ноль, когда входной сигнал равен или ниже VR-. Входной канал и опорные уровни напряжения (VR+ и VR-) задаются в памяти управления пре образованиями. Формула преобразования для результата АЦП NADC выглядит следующим образом:

Vin VR NADC = VR VR Ядро АЦП12 конфигурируется двумя управляющими регистрами:

ADC12CTL0 и ADC12CTL1. Ядро включается битом ADC12ON. Если ADC12 не используется, для сохранения энергии оно может быть выключено. За неко торыми исключениями биты управления АЦП12 могут быть модифицированы, только когда ENC=0. ENC должен быть установлен в 1 перед выполнением лю бого преобразования.

Выбор тактирования преобразования ADC12CLK используется как для тактирования преобразования, так и для генерации периода выборки, когда выбран импульсный режим выборки.

Для выбора источника тактирования ADC12 используются биты ADC12SSELx, а частота выбранного источника может быть поделена на 1-8 с помощью би тов ADC12DIVx. Возможно использование следующих источников ADC12CLK:

SMCLK, MCLK, ACLK и внутреннего осциллятора ADC12OSC.

ADC12OSC, генерируемый внутренне, лежит в диапазоне 5 МГц, но варь ируется в зависимости от конкретного устройства, напряжения питания и тем пературы. См. справочное руководство конкретного устройства для уточнения значения ADC12OSC.

Пользователь должен гарантировать, что выбранный источник тактирова ния для ADC12CLK останется активным до конца преобразования. Если такто вые сигналы будут сняты во время преобразования, операция не будет завер шена и любой результат будет неверным.

17.2.2. Входы АЦП12 и мультиплексор Восемь внешних и четыре внутренних аналоговых сигнала выбираются как канал для преобразования аналоговым входным мультиплексором. Вход ной мультиплексор имеет тип break-before-make (разрыв перед включением), что уменьшает инжекцию шумов от канала к каналу, возникающую при пере ключении каналов, как показано на рис. 17-2. Входной мультиплексор также является Т-переключателем, минимизирующим взаимосвязь между каналами.

Невыбранные каналы изолированы от АЦП, а промежуточный узел подключен к аналоговой земле (AVSS), поэтому паразитная емкость заземляется, что по могает устранять перекрестные помехи.

308 Библиотека Компэла АЦП Раздел XVII.

R ~ 100 Oм ADC12MCTLx.0 Вход Ax Защита от электростатического разряда Рис. 17-2. Аналоговый мультиплексор АЦП12 использует метод перераспределения заряда. Когда входы внут ренне переключаются, переключение может привести к переходным процессам на входном сигнале. Эти переходные процессы затухают и устанавливаются до появления ошибочного преобразования.

Выбор аналогового порта Входы АЦП12 мультиплексированы с ножками порта Р6, имеющими цифровые КМОП ячейки. Когда аналоговые сигналы прикладываются к цифровым КМОП-схемам, может течь паразитный ток от VCC к GND. Этот паразитный ток появляется, если величина входного напряжения находит ся около переходного уровня ячейки. Отключение буфера ножки порта ус траняет протекание паразитного тока и вследствие этого уменьшает общий потребляемый ток. Биты P6SELx дают возможность отключать входные и выходные буферы ножки порта.

;

P6.0 и P6.1 конфигурирются как аналоговые входы BIS.B #3h,&P6SEL ;

P6.1 и P6.0 – функция АЦП 17.2.3. Генератор опорного напряжения Модуль АЦП12 содержит встроенный генератор опорного напряжения с двумя выбираемыми уровнями напряжения: 1,5 В и 2,5 В. Любое из этих опор ных напряжений может быть использовано внутренне или внешне на выводе VREF+.

Установкой REFON=1 включается внутренний опорный источник. Когда REF2_5V=1, внутреннее опорное напряжение равно 2,5 В, при REF2_5V=0 опор ное напряжение равно 1,5 В. Если генератор опорного напряжения не использу ется, он может быть выключен для уменьшения потребления энергии.

Библиотека Компэла MSP430x1xxFamily Для правильной работы внутреннего генератора опорного напряжения необходимо использовать емкость временного хранения энергии, подключен ную между VREF+ и AVSS. Рекомендуется в качестве такой емкости использовать комбинацию из включенных параллельно конденсаторов на 10 мкФ и 0,1 мкФ.

После включения в течение максимум 17 мС необходимо дать возможность генератору опорного напряжения зарядить конденсаторы хранения энергии.

Если внутренний опорный генератор не используется при преобразованиях, конденсаторы не требуются.

Примечание: рекомендация по развязке Около 200 мкА необходимы от любого опорного источника, используе мого АЦП во время определения двух младших бит в течение преобразования.

Комбинация из параллельно включенных конденсаторов на 10 мкФ и 0,1 мкФ рекомендуется при использовании любого опорного источника, как показано на рис. 17-11.

Внешние опорные источники могут быть задействованы для VR+ и VR- че рез выводы VeREF+ и VRED-/VeREF- соответственно.

17.2.4. Синхронизация выборки и преобразования Аналого-цифровое преобразование инициируется по нарастающему фронту входного сигнала выборки SHI. Источник для SHI выбирается с помо щью битов SHSx и может быть таким:

• Бит ADC12SC • Модуль вывода 1 таймера А • Модуль вывода 0 таймера В • Модуль вывода 1 таймера В Полярность источника сигнала SHI может быть инвертирована битом ISSH.

Сигнал SAMPCON управляет периодом выборки и началом преобразования.

Когда SAMPCON имеет высокий уровень, выборка активна. Переход сигнала SAMPCON с высокого уровня на низкий стартует аналого-цифровое преобра зование, которому необходимо 13 циклов ADC12CLK. Два различных метода выборки-синхронизации задаются управляющим битом SHP, расширяющим режим выборки и импульсный режим.

Расширенный режим выборки Расширенный режим выборки выбирается, когда SHP=0. Сигнал SHI на прямую управляет SAMPCON и определяет длительность периода выборки tsample. Когда SAMPCON имеет высокий уровень, выборка активна. Переход сигнала SAMPCON с высокого уровня на низкий стартует преобразование после синхронизации с ADC12CLK. См. рис. 17-3.

310 Библиотека Компэла АЦП Раздел XVII.

Старт Останов Старт Завершение выборки выборки преобразования преобразования SHI 13 x ADC12CLK SAMPCON tвыборки tпреобразования tsync ADC12CLK Рис. 17-3. Расширенный режим выборки Импульсный режим выборки Импульсный режим выборки выбирается, когда SHP=0. Сигнал SHI ис пользуется для запуска таймера выборки. Биты SHT0x и SHT1x в ADC12CTL управляют интервалом таймера выборки, который задает период tsampe вы борки SAMPCON. Таймер выборки оставляет высокий уровень SAMPCON после синхронизации с ADC12CLK для запрограммированного интервала t. Общее sampe время выборки равно t плюс t. См. рис. 17-4.

sampe sync Биты SHTx устанавливают время выборки в 4 раза больше чем ADC12CLK.

SHT0x устанавливает время выборки для ADC12MCTL0-7, а SHT1x устанавлива ет время выборки для ADC12MCTL8-15.

Старт Останов Старт Завершение выборки выборки преобразования преобразования SHI 13 x ADC12CLK SAMPCON tвыборки tпреобразования tsync ADC12CLK Рис. 17-4. Импульсный режим выборки Библиотека Компэла MSP430x1xxFamily Определение длительности выборки Когда SAMPCON=0, все входы Ax имеют высокое входное сопротивле ние. Когда SAMPCON=1, выбранный вход Ax можно смоделировать в виде RC фильтра нижних частот в течение периода квантования t, как показано на sample рис. 17-5. Внутреннее сопротивление RI (около 2 кОм) мультиплексированного входа последовательно с конденсатором СI (максимум 40 пФ) представляется источником. Конденсатор СI должен быть заряжен напряжением VC в пределах младшего бита источника напряжения VS для получения точного 12-разряд ного преобразования.

MSP VI = входное напряжение на ножке Ах VS = внешний источник напряжения RS VI RI RS = сопротивление внешнего источника VS VC RI = внутреннее входное сопротивление мультиплексированного входа CI CI = входная емкость VC = напряжение заряжаемой емкости Рис. 17-5. Эквивалентная схема аналогового входа Сопротивление источника RS и RI влияет на t. Следующее выражение sample может быть использовано для вычисления минимального времени выборки tsample при 12-разрядном преобразовании:

tsample ( RS + RI ) ln( 2 ) CI + 800 нс При подстановке значений RI и СI, указанных выше, уравнение приобретает следующий вид:

tsample ( RS + 2 кОм ) 9,011 40пФ + 800 нс К примеру, если RS равно 10 кОм, t должно быть больше 5,13 мкс.

sample 17.2.5. Память преобразований Результаты преобразований сохраняются в 16-ти регистрах памяти пре образований ADC12MEMx. Каждый регистр ADC12MEMx конфигурируется соответствующим управляющим регистром ADC12MCTLx. Биты SREFx уста навливают опорное напряжение, а биты INCHx задают входной канал. Бит EOS определяет конец последовательности, когда используется последовательный режим преобразования. Следующие друг за другом преобразования последо вательно сохраняются в регистрах с ADC12MEM15 по ADC12MEM0, когда бит EOS в ADC12MCTL15 не установлен.

312 Библиотека Компэла АЦП Раздел XVII.

Биты CSTARTADDx определяют первый регистр ADC12MCTLx, исполь зуемый для любого преобразования. Если выбраны одноканальный или пов торный одноканальный режимы преобразования, CSTARTADDx указывают на единственный ADC12MCTLx, который будет использован.

Если выбран режим преобразования «последовательность каналов» или «повторяющаяся последовательность каналов», CSTARTADDx указывают на расположение ADC12MCTLx, который будет использоваться в последователь ности. Программно невидимый указатель автоматически инкрементируется до следующего ADC12MCTLx в последовательности после каждого завершения преобразования. Последовательность продолжается до обработки бита EOS в ADC12MCTLx – это будет обработка последнего управляющего байта.

Когда результат преобразования записывается в выбранный регистр ADC12MEMx, устанавливается соответствующий флаг в регистре ADC12IFGx.

17.2.6. Режимы преобразований АЦП АЦП12 имеет четыре режима работы, выбираемые битами CONSEQx так, как описано в таблице 17-1.

Таблица 17-1. Сводный перечень режимов преобразования CONSEQx Режим Операция Одноканальный с одиночным Выполняется одно преобразование в одном преобразованием канале.

Выполняются однократные преобразования после 01 Последовательность каналов довательности каналов.

Повторяющийся одноканаль- Выполняется повторяющееся преобразование в ный одном канале.

Повторяющаяся последова- Выполняются повторяющиеся преобразования тельность каналов последовательности каналов.

Одноканальный режим с одиночным преобразованием В одном канале однократно выполняется выборка и преобразование.

Результат АЦП записывается в регистр ADC12MEMx, определенный битами CSTARTADDx. На рис. 17-6 показан процесс одноканального режима с одиноч ным преобразованием. Если преобразования запускаются ADC12SC, поочеред ные преобразования могут быть запущены битом ADC12SC. Когда используется другой источник запуска, ENC должен переключаться между каждым преобра зованием.

Режим последовательности каналов В режиме последовательности каналов однократно выполняется выборка и преобразование. Результат АЦП записывается в память преобразований, на Библиотека Компэла MSP430x1xxFamily чиная с ADCMEMx, определенным битами CSTARTADDx. Последовательность останавливается после измерения в канале с установленным битом EOS. На рис. 17-7 показан режим последовательности каналов. Если последователь CONSEQx = ADC ADC12ON = выключен ENC = x = CSTARTADDx ожидание ENC = включения SHSx = ENC = и ENC = 1 или и Ожидание ADC12SC = запуска SAMPCON = ENC = SAMPCON = Выборка, входной канал определен в ADC12MCTLx ENC = 0* SAMPCON = 12 x ADC12CLK Преобразование ENC = 0* 1 x ADC12CLK Преобразование завершено, результат сохранен в ADC12MEMx, ADC12IFG.х установлен x =указатель в ADC12MCTLx * Результат преобразования непредсказуем Рис. 17-6. Одноканальный режим одиночного преобразования ность запускает ADC12SC, поочередные последовательности могут запускаться битом ADC12SC. Когда используется другой источник запуска, ENC должен пе реключаться между каждой последовательностью.

314 Библиотека Компэла АЦП Раздел XVII.

ADC CONSEQx = выключен ADC12ON = ENC = x = CSTARTADDx Ожидание включения ENC = SHSx = ENC = и ENC = 1 или и Ожидание ADC12SC = запуска EOS.x = SAMPCON = SAMPCON = Выборка, входной канал определен в ADC12MCTLx Если x < 15 тогда x = x + 1 Если x < 15 тогда x = x + Иначе x = 0 иначе x = SAMPCON = 12 x ADC12CLK MSC = (MSC = и Преобразование или SHP = SHP = 0) и и EOS.x = EOS.x = 1 x ADC12CLK Преобразование завершено, результат в ADC12MEMx, ADC12IFG.x установлен x = указатель в ADC12MCTLx Рис. 17-7. Режим последовательности каналов Повторяющийся одноканальный режим В одном канале непрерывно выполняются выборка и преобразование. Ре зультат АЦП записывается в ADC12MEMx, определенный битами CSTARTADDx.

Необходимо считывать результат после завершения преобразования, потому что используется только один регистр памяти ADC12MEMx, перезаписываемый с каждым новым преобразованием. На рис. 17-8 показан повторяющийся од ноканальный режим.

Режим повторяющейся последовательности каналов Непрерывно выполняются выборка и преобразование последовательнос ти каналов. Результат АЦП записывается в память преобразований, начиная с Библиотека Компэла MSP430x1xxFamily ADC CONSEQx = выключен ADC12ON = ENC = x = CSTARTADDx ожидание включения ENC = SHSx = ENC = и ENC = 1 or и Ожидание ADC12SC = запуска ENC = SAMPCON = SAMPCON = Выборка, входной канал определен в ADC12MCTLx SAMPCON = 12 x ADC12CLK MSC = (MSC = и Преобразование или SHP = SHP = 0) и и ENC = ENC = 1 x ADC12CLK Преобразование завершено, результат сохранен в ADC12MEMx, ADC12IFG.x установлен x = указатель в ADC12MCTLx Рис. 17-8. Повторяющийся одноканальный режим ADC12MEMx, определенного битами CSTARTADDx. Последовательность оста навливается после измерения в канале с установленным битом EOS и стартует снова по следующему сигналу запуска. На рис. 17-9 показан режим повторяю щейся последовательности каналов.

Использование бита множественных выборок и преобразований (MSC) Для конфигурирования преобразователя на выполнение автоматических поочередных преобразований с максимальной быстротой можно воспользо ваться функцией множественных выборок и преобразований. Если MSC=1, CONSEQx>1 и используется таймер выборок, первый фронт сигнала SHI за 316 Библиотека Компэла АЦП Раздел XVII.

ADC CONSEQx = выключен ADC12ON = ENC = x = CSTARTADDx ожидание включения ENC = SHSx = ENC = и ENC = 1 или и Ожидание ADC12SC = запуска ENC = SAMPCON = и EOS.x = SAMPCON = Выборка, входной канал определен если EOS.x = 1 тогда x = в ADC12MCTLx CSTARTADDx иначе {если x < 15 тогда x = x + 1 иначе SAMPCON = x = 0} если EOS.x = 1 тогда x = 12 x ADC12CLK CSTARTADDx (MSC = иначе {если x < 15 тогда x = x + 1 иначе Преобразование или x = 0} SHP = 0) MSC = и и (ENC = 1 x ADC12CLK SHP = или и Conversion EOS.x = 0) (ENC = Completed, или Result Stored Into EOS.x = 0) ADC12MEMx, ADC12IFG.x is Set x = указатель в ADC12MCTLx Рис. 17-9. Режим повторяющейся последовательности каналов пустит первое преобразование. Очередные преобразования запускаются авто матически после завершения предыдущего преобразования. Дополнительные фронты на SHI игнорируются, пока последовательность не закончена или пока бит ENC не переключен в повторяющийся одноканальный режим или повторя ющийся режим последовательностей. Функция бита ENC не изменяется, пока используется бит MSC.

Останов преобразований Прекращение активности АЦП12 зависит от режима работы. Рекоменду ются следующие способы останова активного преобразования или последова тельности преобразований:

Библиотека Компэла MSP430x1xxFamily • Сброс ENC в одноканальном режиме одиночного преобразования немед ленно останавливает преобразование, при этом результат оказывается непредсказуемым. Для получения правильного результата необходимо опрашивать бит занятости до сброса перед очисткой ENC.

• Сброс ENC во время повторяющегося одноканального преобразования останавливает преобразователь в конце текущего преобразования.

• Сброс ENC во время последовательного или повторно-последователь ного режимов останавливает преобразователь в конце последователь ности.

• Любой режим преобразования может быть немедленно остановлен уста новкой CONSEQx=0 и сбросом бита ENC. Данные преобразования будут ненадежны.

Примечание: Отсутствие установленного бита EOS для последовательности Если установленного бита EOS нет и выбран режим последовательнос тей, сброс бита ENC не приведет к останову последовательности. Для останова последовательности сначала нужно выбрать одноканальный режим, а затем сбросить ENC.

17.2.7. Использование интегрированного температурного датчика При использовании имеющегося на кристалле температурного датчика пользователь выбирает аналоговый входной канал INCHx=1010. Любая другая конфигурация рассматривается как выбор внешнего канала, включая выбор опорного источника, выбор памяти преобразований и т.д.

Типичная передаточная функция температурного датчика показана на рис. 17-10. Если используется температурный датчик, период выборки должен быть больше 30 мкС. Ошибка смещения температурного датчика может быть большой и может потребоваться калибровка для большинства приложений.

См. справочные данные конкретного устройства для выяснения подробностей.

При выборе температурного датчика автоматически запускается располо женный на кристалле опорный генератор в качестве источника напряжения для температурного датчика. Однако это не включает выход VREF+ и не влияет на выбор опорного источника для преобразования. Процедура выбора источника для преобразования информации с температурного датчика подобна процеду ре выбора для любого другого канала.

17.2.8. Заземление АЦП12 и рассмотрение влияния помех Как в любом АЦП с высоким разрешением, для устранения нежелатель ных паразитных эффектов и шумов, а также предотвращения возникновения 318 Библиотека Компэла АЦП Раздел XVII.

паразитных контуров с замыканием на землю, необходимы особая разводка печатной платы и особые методы заземления.

Вольты 1. 1. 1. 1. 0. VTEMP =0.00355(TEMPC)+0. 0. °Цельсия 0. 50 0 50 Рис. 17-10. Типичная передаточная функция температурного датчика Паразитные общие петли формируются, когда ток возврата от АЦП прохо дит совместно с токами других аналоговых и цифровых схем. Если не прини мать специальных мер, этот ток может генерировать нежелательные напряже ния смещения, которые могут прибавляться или вычитаться из опорного или входного напряжений аналого-цифрового преобразователя. Способ подключе ния, показанный на рис. 17-11 позволяет этого избежать.

В дополнение к заземлению, пульсации и шумовые выбросы на линиях источника питания, вызванные переключениями цифровых схем или переклю чениями в источнике питания могут повредить результат преобразования. Для получения высокой точности рекомендуется создавать разработки, свободные от шумов, что достигается разделением аналоговых и цифровых контуров зем ли с соединением их в одной точке.

17.2.9. Прерывания АЦП АЦП12 имеет 18 источников прерывания:

• ADC12IFG0-ADC12IFG Библиотека Компэла MSP430x1xxFamily • ADC12OV, переполнение AD12MEMx • ADC12TOV, переполнение времени преобразования АЦП DV CC Развязка источника + питания цифровых систем DVSS 10 uF100 nF AV Развязка источника CC + питания аналоговых AV SS систем MSP430F13x 10 мкФ 100 нФ MSP430F14x MSP430F15x Ve Использование REF+ + MSP430F16x внешнего положи тельного опорного источника 10 мкФ 100 нФ V Использование + REF+ внутреннего опорного генератора 10 мкФ 100 нФ VREF – / Ve REF– Использование + внешнего отрица тельного опорного источника 10 мкФ 100 нФ Рис. 17-11. Заземление АЦП12 и устранение помех Биты ADC12IFGx устанавливаются, когда в их соответствующие регистры памяти ADC12MEMx загружается результат преобразования. Если соответству ющий бит ADC12IEx и бит GIE установлены, генерируется запрос прерывания.

Состояние ADC12OV появляется, когда результат преобразования записывается в любой регистр ADC12MEMx до прочтения предыдущего результата. Состоя ние ADC12TOV генерируется, когда до завершения текущего преобразования затребована другая выборка-преобразование.

ADC12IV, генератор вектора прерываний Все источники прерываний АЦП12 разделены по приоритетам и являются источником одного вектора прерываний. Регистр вектора прерываний ADC12IV используется для определения, какой разрешенный источник прерываний АЦП12 запрашивает прерывание.

320 Библиотека Компэла АЦП Раздел XVII.

Разрешенное прерывание АЦП12 с наивысшим приоритетом генерирует число в регистре ADC12IV (см. описание регистра). Это число может быть оце нено или добавлено к программному счетчику для автоматического входа в со ответствующую программную процедуру. Запрещенные прерывания АЦП12 не влияют на значение ADC12IV.

При любом типе доступа (чтение или запись), регистр ADC12IV автомати чески сбрасывает состояние ADC12OV или состояние ADC12TOV, если любое из них было наивысшим ожидающим прерыванием. Никакое состояние пре рывания не имеет доступного флага прерывания. Флаги ADC12IFGx не сбрасы ваются при доступе к ADC12IV. Биты ADC12IFGx сбрасываются автоматически при доступе к их соответствующим регистрам ADC12MEMx или же могут быть сброшены программно.

Если после обработки текущего прерывания ожидается другое прерыва ние, генерируется другое прерывание. К примеру, если ожидается обработка прерываний ADC12OV и ADC12IFG3, когда процедура обработки прерывания обращается к регистру ADC12IV, состояние прерывания ADC12OV автоматичес ки сбрасывается. После выполнения команды RETI процедуры обработки пре рывания ADC12IFG3 генерирует другое прерывание.

Пример программы-обработчика прерываний АЦП Приведенный далее пример программного обеспечения показывает реко мендуемое использование ADC12IV и временные затраты на обработку. Значе ние ADC12IV добавляется к PC для автоматического перехода к соответствую щей процедуре.

Числа в правом поле показывают необходимое для каждой команды коли чество циклов ЦПУ. Программные затраты для различных источников включают время задержки прерывания и циклы возврата из прерывания, но не обработку собственно задачи. Задержки таковы:

• ADC12IFG0-ADC12IFG14, ADC12TOV и ADC12OV 16 циклов • ADC12IFG15 14 циклов Обработчик прерывания для ADC12IFG15 показывает путь к немедленной проверке, если произошло прерывание с наивысшим приоритетом во время обработки ADC12IFG15. Это позволяет сэкономить девять циклов, если ожида ется другое прерывание АЦП12.

Библиотека Компэла MSP430x1xxFamily ;

Обработчик прерывания для АЦП12.

INT_ADC12 ;

Вход процедуры обработки прерывания ADD&ADC12IV,PC ;

Добавление смещения к PC RETI ;

Вектор 0: Нет прерывания JMPADOV ;

Вектор 2: Переполнение АЦП JMPADTOV ;

Вектор 4: Переполнение тактирования АЦП JMPADM0 ;

Вектор 6: ADC12IFG0... ;

Векторы 8-32 JMPADM14 ;

Вектор 34: ADC12IFG14 ;

;

Обработчик ADC12IFG15 стартует здесь. JMP не требуется.

;

ADM15 MOV &ADC12MEM15, xxx ;

Перемещение результата, флаг сброшен... ;

Другая команда необходима?

JMP INT_ADC12 ;

Проверка другого ожидаемого прерывания ;

;

Обработчик ADC12IFG14-ADC12IFG1 запускается здесь ADM0 MOV &ADC12MEM0, xxx ;

Перемещение результата, флаг сброшен ;

... ;

Другая команда необходима?

RETI ;

Возврат ;

ADTOV... ;

Обработка переполнения времени ;

преобразования RETI ;

Возврат ;

ADOV... ;

Обработка переполнения ADCMEMx RETI ;

Возврат 322 Библиотека Компэла АЦП Раздел XVII.

17.3. Регистры АЦП Регистры АЦП12 приведены в таблице 17-2.

Таблица 17-2. Регистры АЦП Краткое Тип Исходное Регистр Адрес обозначение регистра состояние Управляющий регистр 0 АЦП12 ADC12CTL0 Чтение/запись 01A0h Сброс с POR Управляющий регистр 1 АЦП12 ADC12CTL1 Чтение/запись 01A2h Сброс с POR Регистр флагов прерываний АЦП12 ADC12IFG Чтение/запись 01A4h Сброс с POR Регистр разрешения прерываний АЦП12 ADC12IE Чтение/запись 01A6h Сброс с POR Слово вектора прерываний АЦП12 ADC12IV Чтение 01A8h Сброс с POR Регистр памяти 0 АЦП12 ADC12MEM0 Чтение/запись 0140h Не изменяется Регистр памяти 1 АЦП12 ADC12MEM1 Чтение/запись 0142h Не изменяется Регистр памяти 2 АЦП12 ADC12MEM2 Чтение/запись 0144h Не изменяется Регистр памяти 3 АЦП12 ADC12MEM3 Чтение/запись 0146h Не изменяется Регистр памяти 4 АЦП12 ADC12MEM4 Чтение/запись 0148h Не изменяется Регистр памяти 5 АЦП12 ADC12MEM5 Чтение/запись 014Ah Не изменяется Регистр памяти 6 АЦП12 ADC12MEM6 Чтение/запись 014Ch Не изменяется Регистр памяти 7 АЦП12 ADC12MEM7 Чтение/запись 014Eh Не изменяется Регистр памяти 8 АЦП12 ADC12MEM8 Чтение/запись 0150h Не изменяется Регистр памяти 9 АЦП12 ADC12MEM9 Чтение/запись 0152h Не изменяется Регистр памяти 10 АЦП12 ADC12MEM10 Чтение/запись 0154h Не изменяется Регистр памяти 11 АЦП12 ADC12MEM11 Чтение/запись 0156h Не изменяется Регистр памяти 12 АЦП12 ADC12MEM12 Чтение/запись 0158h Не изменяется Регистр памяти 13 АЦП12 ADC12MEM13 Чтение/запись 015Ah Не изменяется Регистр памяти 14 АЦП12 ADC12MEM14 Чтение/запись 015Ch Не изменяется Регистр памяти 15 АЦП12 ADC12MEM15 Чтение/запись 015Eh Не изменяется Управление регистром памяти 0 АЦП12 ADC12MCTL0 Чтение/запись 080h Сброс с POR Управление регистром памяти 1 АЦП12 ADC12MCTL1 Чтение/запись 081h Сброс с POR Управление регистром памяти 2 АЦП12 ADC12MCTL2 Чтение/запись 082h Сброс с POR Управление регистром памяти 3 АЦП12 ADC12MCTL3 Чтение/запись 083h Сброс с POR Управление регистром памяти 4 АЦП12 ADC12MCTL4 Чтение/запись 084h Сброс с POR Управление регистром памяти 5 АЦП12 ADC12MCTL5 Чтение/запись 085h Сброс с POR Управление регистром памяти 6 АЦП12 ADC12MCTL6 Чтение/запись 086h Сброс с POR Управление регистром памяти 7 АЦП12 ADC12MCTL7 Чтение/запись 087h Сброс с POR Управление регистром памяти 8 АЦП12 ADC12MCTL8 Чтение/запись 088h Сброс с POR Управление регистром памяти 9 АЦП12 ADC12MCTL9 Чтение/запись 089h Сброс с POR Управление регистром памяти 10 АЦП12 ADC12MCTL10 Чтение/запись 08Ah Сброс с POR Управление регистром памяти 11 АЦП12 ADC12MCTL11 Чтение/запись 08Bh Сброс с POR Управление регистром памяти 12 АЦП12 ADC12MCTL12 Чтение/запись 08Ch Сброс с POR Управление регистром памяти 13 АЦП12 ADC12MCTL13 Чтение/запись 08Dh Сброс с POR Управление регистром памяти 14 АЦП12 ADC12MCTL14 Чтение/запись 08Eh Сброс с POR Управление регистром памяти 15 АЦП12 ADC12MCTL15 Чтение/запись 08Fh Сброс с POR Библиотека Компэла MSP430x1xxFamily ADC12CTL0, управляющий регистр 0 АЦП 15 14 13 12 11 10 9 SHT1x SHT0x rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 MSC REF2_5V REFON ADC120N ADC12OVIE ADC12TOVIE ENC ADC12SC rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Модифицируется, только когда ENC = Время выборки-хранения. Эти биты определяют число циклов SHT1x Биты 15-12 ADC12CLK в периоде выборки для регистров с ADC12MEM8 по ADC12MEM15.

Время выборки-хранения. Эти биты определяют число циклов ADC12CLK в периоде выборки для регистров с ADC12MEM0 по ADC12MEM7.

Биты SHTx Циклы ADC12CLK 0000 0001 0010 0011 0100 0101 SHT0x Биты 11- 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 324 Библиотека Компэла АЦП Раздел XVII.

Множественная выборка и преобразование. Справедливо только для последовательных или повторных режимов.

0 – Для запуска каждой выборки-преобразования на таймер выбор MSC Бит 7 ки подается фронт сигнала SHI 1 – Первый фронт сигнала SHI запускает таймер выборки, последу ющие выборки-преобразования выполняются автоматически, сразу же после завершения предыдущего преобразования Генератор опорного напряжения. REFON также должен быть уста новлен.

REF2_5V Бит 0 – 1.5 В 1 – 2.5 В Включение опорного генератора.

REFON Бит 5 0 – Опорный генератор выключен 1 – Опорный генератор включен.

Включение АЦП ADC12ON Бит 4 0 – АЦП12 выключен 1 – АЦП12 включен Разрешение прерывания по переполнению ADC12MEMx. Для разре шения прерываний также должен быть установлен бит GIE.

ADC12OVIE Бит 0 – Прерывание по переполнению запрещено 1 – Прерывание по переполнению разрешено Разрешение прерывания по превышению времени преобразования АЦП12. Для разрешения прерываний также должен быть установлен бит GIE.

ADC12TOVIE Бит 2 0 – Прерывание по превышению времени преобразования запре щено 1 – Прерывание по превышению времени преобразования разре шено Разрешение преобразования ENC Бит 1 0 – Преобразование в АЦП12 запрещено 1 – Преобразование в АЦП12 разрешено Запуск преобразования. Программно управляемый старт выборки преобразования. ADC12SC и ENC могут быть установлены вместе в ADC12SC Бит 0 одной команде. ADC12SC сбрасывается автоматически.

0 – Нет старта выборки-преобразования 1 – Старт выборки-преобразования ADC12CTL1, управляющий регистр 1 АЦП 15 14 13 12 11 10 9 CSTARTADDx SHSx SHP ISSH rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Библиотека Компэла MSP430x1xxFamily 7 6 5 4 3 2 1 ADC12DIVx ADC12SSELx CONSEQx ADC12BUSY rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) r (0) Модифицируется, только когда ENC = Стартовый адрес преобразования. Эти биты позволяют выбрать, какой регистр памяти преобразований АЦП12 используется для CSTARTADDx Биты 15-12 одиночного преобразования или для первого преобразования в пос ледовательности. Значение в CSTARTADDx может быть от 0 до 0Fh, что соответствует регистрам с ADC12MEM0 по ADC12MEM15.

Выбор источника выборки-хранения.

00 – Бит ADC12SC SHSx Биты 11-10 01 – Выход 1 Таймера А 10 – Выход 0 Таймера В 11 – Выход 1 Таймера В Выбор импульсного режима выборки-хранения. Этот бит выбирает источник сигнала выборки (SAMPCON), либо как выход таймера SHP Бит 9 выборки, либо как прямой входной сигнал выборки.

0 – Источником сигнала SAMPCON является входной сигнал выборки.

1 – Источником сигнала SAMPCON является таймер выборки.

Инвертирование сигнала выборки-хранения ISSH Бит 8 0 – Входной сигнал выборки не инвертирован 1 – Входной сигнал выборки инвертирован Тактовый делитель АЦП 000 – / 001 – / 010 – / ADC12DIVx Биты 7-5 011 – / 100 – / 101 – / 110 – / 111 – / Выбор источника тактирования АЦП 00 – ADC12OSC ADC12SSELx Биты 4-3 01 – ACLK 10 – MCLK 11 – SMCLK Выбор режима преобразования 00 – Одноканальный, с одним преобразованием CONSEQx Биты 2-1 01 – Последовательность каналов 10 – Повторный одноканальный 11 – Повторяющаяся последовательность каналов 326 Библиотека Компэла АЦП Раздел XVII.

Занятость АЦП12. Этот бит показывает активность операции выбор ки и преобразования.

ADC12BUSY Бит 0 – Действия не выполняются 1 – Выполняется последовательность, выборка или преобразование ADC12MEMx, регистры памяти преобразований АЦП 15 14 13 12 11 10 9 0 0 0 0 Результаты преобразования r0 r0 r0 r0 rw rw rw rw 7 6 5 4 3 2 1 Результаты преобразования rw rw rw rw rw rw rw rw 12-разрядные результаты преобразования выравниваются по Результаты правому краю. Бит 11 является старшим битом MSB. Биты 15- Биты 15- преобразования всегда равны 0. Запись в регистры памяти преобразований пов редит результаты.

ADC12MCTLx, управляющие регистры памяти преобразований АЦП 7 6 5 4 3 2 1 EOS SREFx INCHx rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Модифицируется, только когда ENC = Конец последовательности. Показывает последнее преобразование в последовательности.

EOS Биты 0 – Не конец последовательности 1 – Конец последовательности Выбор опорного источника 000 – VR+ = AVCC и VR- = AVSS 001 – VR+ = VREF+ и VR- = AVSS 010 – VR+ = VeREF+ и VR- = AVSS SREFx Биты 6-4 011 – VR+ = VeREF+ и VR- = AVSS 100 – VR+ = AVCC и VR- = VREF-/VeREF 101 – VR+ = VREF+ и VR- = VREF-/VeREF 110 – VR+ = VeREF+ и VR- = VREF-/VeREF 111 – VR+ = VeREF+ и VR- = VREF-/VeREF Библиотека Компэла MSP430x1xxFamily Выбор входного канала 0000 – A 0001 – A 0010 – A 0011 – A 0100 – A 0101 – A 0110 – A INCHx Биты 3-0 0111 – A 1000 – VeREF+ 1001 – VREF-/VeREF 1010 – Температурный диод 1011 – (AVCC - AVSS)/ 1100 – (AVCC - AVSS)/ 1101 – (AVCC - AVSS)/ 1110 – (AVCC - AVSS)/ 1111 – (AVCC - AVSS)/ ADC12IE, регистр разрешения прерываний АЦП 15 14 13 12 11 10 9 ADC12IE15 ADC12IE14 ADC12IE13 ADC12IE12 ADC12IE11 ADC12IE10 ADC12IE9 ADC12IE rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 ADC12IE7 ADC12IE6 ADC12IE5 ADC12IE4 ADC12IE3 ADC12IE2 ADC12IE1 ADC12IE rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Разрешение прерывания. Эти биты разрешают или запрещают за прос прерывания для битов ADC12IFGx.

ADC12IEx Биты 15- 0 – Прерывание запрещено 1 – Прерывание разрешено ADC12IFG, регистр флагов прерываний АЦП 15 14 13 12 11 10 9 ADC12IFG15 ADC12IFG14 ADC12IFG13 ADC12IFG12 ADC12IFG11 ADC12IFG10 ADC12IFG9 ADC12IFG rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 ADC12IFG7 ADC12IFG6 ADC12IFG5 ADC12IFG4 ADC12IFG3 ADC12IFG2 ADC12IFG1 ADC12IFG rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 328 Библиотека Компэла АЦП Раздел XVII.

Флаг прерывания ADC12MEMx. Эти биты устанавливаются, когда в соответствующий регистр ADC12MEMx загружается результат преобразования. Биты ADC12IFGx сбрасываются, если выполняется ADC12IFGx Биты 15-0 доступ к соответствующим регистрам ADC12MEMx или же могут быть сброшены программно.

0 – Прерывание не ожидается 1 – Прерывание ожидается ADC12IV, регистр вектора прерываний АЦП 15 14 13 12 11 10 9 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r 7 6 5 4 3 2 1 0 0 ADC12IVx r0 r0 r (0) r (0) r (0) r (0) r (0) r Биты ADC12IVx Значение вектора прерываний АЦП 15- Содержимое Источник Флаг Приоритет ADC12IV прерывания прерывания прерывания 000h Прерывание не ожидается – Переполнение 002h – Наивысший ADC12MEMx Превышение времени 004h – преобразования Флаг прерывания 006h ADC12IFG ADC12MEM Флаг прерывания 008h ADC12IFG ADC12MEM Флаг прерывания 00Ah ADC12IFG ADC12MEM Флаг прерывания 00Ch ADC12IFG ADC12MEM Флаг прерывания 00Eh ADC12IFG ADC12MEM Флаг прерывания 010h ADC12IFG ADC12MEM Библиотека Компэла MSP430x1xxFamily Флаг прерывания 012h ADC12IFG ADC12MEM Флаг прерывания 014h ADC12IFG ADC12MEM Флаг прерывания 016h ADC12IFG ADC12MEM Флаг прерывания 018h ADC12IFG ADC12MEM Флаг прерывания 01Ah ADC12IFG ADC12MEM Флаг прерывания 01Ch ADC12IFG ADC12MEM Флаг прерывания 01Eh ADC12IFG ADC12MEM Флаг прерывания 020h ADC12IFG ADC12MEM Флаг прерывания 022h ADC12IFG ADC12MEM Флаг прерывания 024h ADC12IFG15 Низший ADC12MEM 330 Библиотека Компэла АЦП Раздел XVIII.

MSP430x1xxFamily MSP430x1xxFamily АЦП Модуль АЦП10 представляет собой высокоэффективный 10-разрядный аналого-цифровой преобразователь. В этом разделе описывается АЦП10.

АЦП10 реализован в устройствах MSP430x11x2 и MSP430x12x2.

18.1. Введение в АЦП Модуль АЦП10 обеспечивает быстрые 10-разрядные аналого-цифровые преобразования. Модуль имеет 10-разрядное ядро с регистром последователь ного приближения SAR, схему выборки, опорный генератор и контроллер пе реноса данных (DTC).

DTC позволяет выборкам АЦП10 преобразовываться и сохраняться в лю бом месте памяти без вмешательства ЦПУ. Модуль может конфигурироваться программным обеспечением пользователя для поддержки разнообразных при ложений.

АЦП10 обладает следующими возможностями:

• Максимальная скорость преобразования свыше 200 ksps (200000 преоб разований в сек.) • Монотонный 10-разрядный преобразователь без ошибочных кодов • Выборка и хранение с программируемыми периодами выборки • Преобразование инициируется программным обеспечением или тайме ром А • Программно выбираемый интегрированный генератор опорного напря жения (1,5 В или 2,5 В) • Программно выбираемый внутренний или внешний опорный источник • Восемь индивидуально конфигурируемых внешних входных каналов • Каналы преобразования для внутреннего температурного датчика, AVCC и внешних опорных источников • Выбираемый источник тактирования преобразований • Одноканальный, повторный одноканальный, последовательный и пов торно-последовательный режимы преобразования • Ядро АЦП и опорное напряжение могут выключаться раздельно • Контроллер переноса данных для автоматического сохранения результа тов преобразований Блок-схема АЦП10 показана на рис. 18-1.

Библиотека Компэла АЦП Раздел XVIII.

REFOUT REFBURST Ve REF+ REFON ADC10SR 2_5V INCHx=0Ah Включение V REF+ 1 A Опорный источник VCC на 1,5 В или 2,5 В V Ve / REF – REF – Ref_x INCHx A VCC SREF Auto CONSEQx 11 10 01 A SREF0 ADC10OSC VSS ADC10SSELx A0 0000 SREF2 1 0 ADC10ON A1 ADC10DIVx A2 A3 V V Выборка R– R+ A4 и 01 ACLK A5 0101 Делитель 10 разрядный SAR хранение A6 0110 /1.. / 10 MCLK A7 11 SMCLK S/H Convert ADC10CLK 1010 SHSx ISSH 1011 BUSY 1100 ENC 00 ADC10SC 1110 SAMPCON SHI Таймер выборки 1111 01 TA /4/8/16/ 1 Sync 10 TA 11 TA A ADC10DF VCC ADC10SHTx MSC INCHx=0Bh ADC10MEM Ref_x R Контроллер n ОЗУ, флэш, периферия переноса данных ADC10SA R Останов ЦПУ A VSS ADC10CT ADC10TB ADC10B Рис. 18-1. Блок-схема АЦП 18.2. Функционирование АЦП Модуль АЦП10 конфигурируется программным обеспечением пользовате ля. Настройка и работа АЦП10 рассматриваются в следующих далее разделах.

18.2.1. 10-разрядное ядро АЦП Ядро АЦП преобразует аналоговый входной сигнал в 10-разрядное циф ровое представление и сохраняет результат в регистре ADC10MEM. Ядро ис пользует два программно выбираемых уровня напряжений (VR+ и VR-) для за дания верхнего и нижнего пределов преобразования. Цифровой выход (NADC) Библиотека Компэла MSP430x1xxFamily составляет полную шкалу (03FFh), когда входной сигнал равен или выше VR+, и равен нулю, когда входной сигнал равен или ниже VR-. Входной канал и опорные уровни напряжений (VR+ и VR-) задаются в памяти управления преобразования ми. Результаты преобразования могут быть представлены в натуральном дво ичном формате или формате с дополнением до двух. Формула преобразования для результата АЦП NADC с использованием натурального двоичного формата выглядит следующим образом:

Vin VR NADC = VR+ VR Ядро АЦП12 конфигурируется двумя управляющими регистрами:

ADC10CTL0 и ADC10CTL1. Ядро включается битом ADC10ON. За некоторыми исключениями биты управления АЦП10 могут быть модифицированы только когда ENC=0. ENC должен быть установлен в 1 перед выполнением любого пре образования.

Выбор тактирования преобразования ADC10CLK используется как для тактирования преобразования, так и для генерации периода выборки. Для выбора источника тактирования АЦП10 ис пользуются биты ADC10SSELx, а частота этого источника может быть поде лена на 1-8 с помощью битов ADC10DIVx. Возможны следующие источники ADC10CLK: SMCLK, MCLK, ACLK и внутренний осциллятор ADC10OSC.

Внутренне генерируемая частота ADC10OSC лежит в диапазоне 5 МГц, на варьируется в зависимости от конкретного устройства, напряжения питания и температуры. См. справочное руководство конкретного устройства для уточне ния значения ADC10OSC.

Пользователь должен гарантировать, что выбранный источник тактирова ния для ADC10CLK останется активным до конца преобразования. Если такто вые сигналы будут сняты во время преобразования, операция не будет завер шена и любой результат будет неверным.

18.2.2. Входы АЦП10 и мультиплексор Восемь внешних и четыре внутренних аналоговых сигнала выбираются как канал для преобразования входным аналоговым мультиплексором. Вход ной мультиплексор имеет тип break-before-make (разрыв перед включением), что уменьшает инжекцию шумов от канала к каналу, возникающую при пере ключении каналов, как показано на рис. 18-2. Входной мультиплексор также является Т-переключателем, минимизирующим взаимосвязь между каналами.

Невыбранные каналы изолированы от АЦП, а промежуточный узел подключен к аналоговой земле (AVSS), поэтому паразитная емкость заземляется, что помо гает устранить перекрестные помехи.

Библиотека Компэла АЦП Раздел XVIII.

R ~ 100 Oм INCHx Вход Ax Защита от электростатического разряда Рис. 18-2. Аналоговый мультиплексор АЦП10 использует метод перераспределения заряда. Когда входы внут ренне переключаются, переключение может привести к переходным процессам на входном сигнале. Эти переходные процессы затухают и устанавливаются до появления ошибочного преобразования.

Выбор аналогового порта Внешние входы АЦП10 c A0 по А4, VeREF+ и VeREF- мультиплексированы с ножками порта Р2, являющимися цифровые КМОП ячейками. Опциональ ные входы с А5 по А7 являются у некоторых устройств общими с портом Р (см. справочные данные конкретного устройства). Когда аналоговые сигналы прикладываются к цифровым КМОП-схемам, может течь паразитный ток от VCC к GND. Этот паразитный ток появляется, когда величина входного напря жения находится около переходного уровня ячейки. Отключение буфера ножки порта устраняет протекание паразитного тока и вследствие этого уменьшает общий потребляемый ток. Биты ADC10AEx дают возможность отключать вход ные и выходные буфера ножек порта.

;

P2.3 конфигурируется как аналоговый вход BIS.B #4h,&ADC10AE ;

P2.3 включен как функция АЦП 18.2.3. Генератор опорного напряжения Модуль АЦП10 содержит встроенный генератор опорного напряжения с двумя выбираемыми уровнями напряжения: 1,5 В и 2,5 В. Любое из этих опорных напряжений может быть использовано внутренне или внешне на выводе VREF+.

Внутренний опорный источник включается при установке REFON=1. Когда REF2_5V=1, внутреннее опорное напряжение равно 2,5 В, при REF2_5V=0 опор ное напряжение равно 1,5 В.

Библиотека Компэла MSP430x1xxFamily Внешние опорные источники могут быть задействованы для VR+ и VR- через выводы А4 и А3 соответственно.

Маломощные приложения Внутренний генератор опорного напряжения АЦП10 разработан для ма ломощных приложений и имеет особые возможности для быстрого запуска.

Для правильной работы не требуется внешнего накопительного конденсатора и связанного с ним времени смещения. Общее время включения опорного ис точника меньше 30 мкС. Для нормальной развязки источника питания требу ется только комбинация параллельно включенных конденсаторов на 10 мкФ и 100 нФ.

• Когда VCC и VSS используются как опорные напряжения, внутренний опор ный источник должен быть полностью выключен установкой REFON=0.

• Когда используется внешний опорный источник, внутренний источник должен быть полностью выключен. Внешние опорные источники могут быть задействованы для VR+ и VR- через выводы А4 и А3 соответственно.

• Когда используется внутренний источник и максимальная скорость пре образования ниже 50 ksps, установка ADC10SR=1 уменьшает потребле ние тока внутренним опорным буфером примерно на 50%.

• Когда оба бита REFOUT=1 и REFBURST=1, опорный источник представ лен снаружи только во время периода выборки и преобразования. Когда REFOUT1=1, а REFBURST=0 очищен, опорное напряжение присутствует внешне постоянно.

18.2.4. Тактирование выборки и преобразования Аналого-цифровое преобразование инициируется по нарастающему фронту входного сигнала выборки SHI. Источник для SHI выбирается с помо щью битов SHSx и может быть таким:

• Бит ADC10SC • Модуль вывода 1 таймера А • Модуль вывода 0 таймера А • Модуль вывода 2 таймера А Полярность источника сигнала SHI может быть инвертирована битом ISSH.

Биты SHTx выбирают период выборки tsample равным 4, 8, 16 или 64 цикла ADC10CLK. Таймер выборки устанавливает SAMPCON в высокий уровень для выбранного периода выборки после синхронизации с ADC10CLK. Общее время выборки составляет t плюс t. Переход SAMPCON с высокого уровня на sample sync низкий стартует аналого-цифровое преобразование, которому необходимо циклов ADC10CLK, как показано на рис. 18-3.

Библиотека Компэла АЦП Раздел XVIII.

Старт Останов Старт Завершение выборки выборки преобразования преобразования SHI 13 x ADC10CLK SAMPCON tвыборки tпреобразования tсинх.

ADC10CLK Рис. 18-3. Тактирование выборки Определение длительности выборки Когда SAMPCON=0, все входы Ax имеют высокое входное сопротивление.

Когда SAMPCON=1, выбранный вход Ax можно смоделировать в виде RC филь тра нижних частот в течение периода выборки t, как показано на рис. 18 sample 4. Внутреннее сопротивление RI (около 2 кОм) мультиплексированного входа последовательно с конденсатором СI (максимум 40 пФ) представляется источ ником. Конденсатор СI должен быть заряжен напряжением VC в пределах младшего бита источника напряжения VS для получения точного 10-разрядного преобразования.

MSP VI = входное напряжение на ножке Ах VS = внешний источник напряжения RS VI RI VS VC RS = сопротивление внешнего источника RI = внутреннее входное сопротивление мультиплексированного входа CI CI = входная емкость VC = напряжение заряжаемой емкости Рис. 18-4. Эквивалентная схема аналогового входа Сопротивление источника RS и RI влияет на t. Следующее выражение sample может быть использовано для вычисления минимального времени выборки t при 10-разрядном преобразовании:

sample tsample ( RS + RI ) ln( 2 ) CI + 800 нс Если ADC10SR = tsample ( RS + RI ) ln( 2 ) CI + 2,5 мкс Если ADC10SR = При подстановке значений RI и СI, указанных выше, уравнение приобретает следующий вид:

Библиотека Компэла MSP430x1xxFamily К примеру, если RS равно 10 кОм, t должно быть больше 2,63 мкс при sample ADC10SR = 0 или 4,33 мкс при ADC10SR = 1.

+ 800 нс (ADC10SR = 0) tsample ( RS + 2 кОм ) 7,625 20пФ + 2,5 мкс (ADC10SR = 1) tsample ( RS + 2 кОм ) 7,625 20пФ 18.2.5. Режимы преобразования ADC10 имеет четыре режима работы, выбираемые битами CONSEQx так, как описано в таблице 18-1.

Таблица 18-1. Сводный перечень режимов преобразования CONSEQx Режим Операция Одноканальный с одиночным Выполняется одно преобразование в одном преобразованием канале.

Выполняются однократные преобразования после 01 Последовательность каналов довательности каналов.

Повторяющийся одноканаль- Выполняется повторяющееся преобразование в ный одном канале.

Повторяющаяся последова- Выполняются повторяющиеся преобразования тельность каналов последовательности каналов.

Одноканальный режим с одиночным преобразованием В одном канале, выбранном INCHx, однократно выполняется выбор ка и преобразование. Результат АЦП записывается в регистр ADC10MEM. На рис. 18-5 показан процесс одноканального режима с одиночным преобразова нием. Если преобразование запускается ADC10SC, поочередные преобразова ния могут быть запущены битом ADC10SC. Когда используется другой источник запуска, ENC должен переключаться между каждым преобразованием.

Режим последовательности каналов В режиме последовательности каналов однократно выполняется выборка и преобразование. Последовательность запускается с выбранного INCHx кана лом и декрементируется к каналу А0. Каждый результат АЦП записывается в ADC10MEM. Последовательность останавливается после преобразования в ка нале А0. На рис. 18-6 показан режим последовательности каналов. Если после довательность запускается ADC10SC, поочередные преобразования могут за пускаться битом ADC10SC. Когда используется любой другой источник запуска, ENC должен переключаться между каждой последовательностью.

Повторяющийся одноканальный режим В одном канале, выбранном INCHx, непрерывно выполняются выбор ка и преобразование. Каждый результат АЦП записывается в ADC10MEM. На рис. 18- 7 показан повторяющийся одноканальный режим.

Библиотека Компэла АЦП Раздел XVIII.

ADC CONSEQx = выключен ENC = ADC10ON = x = INCHx ожидание включения ENC = SHS = ENC = и ENC = 1 или и Ожидание ADC10SC = запуска SAMPCON = ENC = (4/8/16/64) x ADC10CLK Выборка, входной канал ENC = 0* 12 x ADC10CLK Преобразование ENC = 0* 1 x ADC10CLK Преобразование завершено, результат в ADC10MEM, ADC10IFG установлен x = входной канал Ax * Результат преобразования непредсказуем Рис. 18-5. Одноканальный режим одиночного преобразования Режим повторяющейся последовательности каналов Непрерывно выполняются выборка и преобразование последовательности каналов. Последовательность начинается с канала, выбранного INCHx и декре ментируется к каналу А0. Каждый результат АЦП записывается в ADC10MEM.

Последовательность останавливается после преобразования в канале А0, а следующий сигнал запуска стартует последовательность снова. На рис. 18- показан режим повторяющейся последовательности каналов.

Библиотека Компэла MSP430x1xxFamily ADC CONSEQx = выключен ADC10ON = ENC = x = INCHx ожидание включения ENC = SHS = ENC = и ENC = 1 или и Ожидание ADC10SC = запуска SAMPCON = x = (4/8/16/64) x ADC10CLK Выборка, входной канал Ax если x > 0 то x = x если x > 0 то x = x 12 x ADC10CLK MSC = и Преобразование MSC = x и x 1 x ADC10CLK Преобразование завершено, результат в ADC10MEM, ADC10IFG установлен x = входной канал Ax Рис. 18-6. Режим последовательности каналов Использование бита MSC Для конфигурирования преобразователя на выполнение автоматических поочередных преобразований с максимальной быстротой можно воспользо ваться функцией множественных выборок и преобразований. Если MSC=1 и CONSEQx>1, первый фронт сигнала SHI запустит первое преобразование. По очередные преобразования запускаются автоматически после завершения предыдущего преобразования. Дополнительные фронты на SHI игнорируются, пока последовательность не закончена в режиме одиночной последовательнос Библиотека Компэла АЦП Раздел XVIII.

ADC CONSEQx = выключен ADC10ON = ENC = x = INCHx ожидание включения ENC = SHS = ENC = и ENC = 1 или и Ожидание ADC10SC = запуска SAMPCON = ENC = (4/8/16/64) ADC10CLK Выборка, входной канал Ax 12 x ADC10CLK MSC = 1 MSC = Преобразование и and ENC = 1 ENC = 1 x ADC10CLK Преобразование завершено, результат в ADC10MEM, ADC10IFG установлен x = входной канал Ax Рис. 18-7. Повторяющийся одноканальный режим ти или пока бит ENC не будет переключен в повторяющийся одноканальный режим или повторяющийся режим последовательностей. Функция бита ENC не изменяется, пока используется бит MSC.

Pages:     | 1 |   ...   | 2 | 3 || 5 |



© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.