WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!

Pages:     | 1 | 2 || 4 | 5 |

«Семейство микроконтроллеров MSP430x1xx Руководство пользователя MSP430x1xxFamily С12 Семейство микроконтроллеров MSP430x1xx. ...»

-- [ Страница 3 ] --

9.2. Функционирование цифровых входов/выходов Цифровые входы/выходы конфигурируются программным обеспечением пользователя. Настройка и работа цифровых входов/выходов описывается в нижеследующих разделах.

9.2.1. Регистры ввода PxIN Каждый бит в каждом регистре PxIN отражает величину входного сигнала на соответствующей ножке ввода/вывода, когда она сконфигурирована на фун кцию ввода/вывода.

Бит = 0: Входной сигнал имеет низкий уровень;

Бит = 1: Входной сигнал имеет высокий уровень.

Примечание: Запись в регистры «только для чтения» PxIN Запись в эти регистры «только для чтения» приводит к увеличению пот ребления тока на время выполнения попытки записи.

Библиотека Компэла Цифровые входы/выходы Раздел IX.

9.2.2. Регистры вывода PxOUT Каждый бит в каждом регистре PxOUT содержит значение, которое будет выведено на соответствующую ножку ввода/вывода, сконфигурированную на функцию ввода/вывода и имеющую направление на вывод.

Бит = 0: Выходной сигнал имеет низкий уровень;

Бит = 1: Выходной сигнал имеет высокий уровень.

9.2.3. Регистры направления PxDIR Каждый бит в каждом регистре PxDIR позволяет выбрать направление со ответствующей ножки ввода/вывода, независимо от выбранной для этой ножки функции. Биты PxDIR для ножек ввода/вывода, выбранные для других функций модуля должны быть установлены так, как это требуется для другой функции.

Бит = 0: Ножка порта переключается на ввод;

Бит = 1: Ножка порта переключается на вывод.

9.2.4. Регистры выбора функции PxSEL Ножки порта часто мультиплексированы с другими функциями перифе рийных модулей. См. справочное руководство по конкретному устройству для выяснения возможных функций вывода. Каждый бит PxSEL определяет, как будет использована ножка – в качестве порта ввода/вывода или в качестве фун кции периферийного модуля.

Бит = 0: Для ножки выбирается функция ввода/вывода Бит = 1: Для ножки выбирается функция периферийного модуля Установка PxSEL=1 автоматически не определяет направление движения информации для ножки. Некоторые функции периферийных модулей требуют конфигурирования битов PxDIR для выбора направления, необходимого для правильной работы этой функции.

;

Вывод ACLK на P2.0 в устройстве MSP430F11x BIS.B #01h,&P2SEL ;

Выбор функции ACLK для ножки BIS.B #01h,&P2DIR ;

Установка направления на вывод ;

(необходимо) Примечание: Отключение прерываний от Р1 и Р2 при PxSEL= Когда какой-либо бит P1SELx или P2SELx установлен, функция прерыва ния от соответствующей ножки отключена. Поэтому сигналы на этих ножках не будут генерировать прерывания Р1 или Р2, независимо от состояния соответс твующего бита P1IE или P2IE.

Когда вывод порта работает как вход периферии, входным сигналом пери ферии является зафиксированное в защелке представление сигнала на выводе устройства. Когда PxSELx=1, внутренний входной сигнал соответствует сигна лу на ножке. Однако, если PxSELx=0, на входе периферии сохраняется значе Библиотека Компэла MSP430x1xxFamily ние входного сигнала на выводе устройства, имевшееся перед сбросом бита PxSELx.

9.2.5. Прерывания Р1 и Р Каждая ножка портов Р1 и Р2 имеет возможность вызова прерывания, конфигурируемую регистрами PxIFG, PxIE и PxIES. Все ножки Р1 – источник одного вектора прерывания, а все выводы Р2 – источник другого одиночного вектора прерывания. Определить источник прерывания – Р1 или Р2 можно пу тем проверки регистра PxIFG.

Регистры флагов прерывания Р1IFG, Р2IFG Каждый бит PxIFG – это флаг прерывания соответствующей ножки вво да/вывода, устанавливаемый, когда происходит перепад выбранного входного сигнала на ножке. Все флаги прерывания PxIFG запрашивают прерывание, ког да установлен их соответствующий бит PxIE и установлен бит GIE. Каждый флаг PxIFG должен быть сброшен программно. Программное обеспечение также мо жет устанавливать каждый флаг PxIFG, обеспечивая возможность генерации программно-инициированного прерывания.

Бит = 0: Прерывание не ожидается Бит = 1: Прерывание ожидается Прерывания вызывают только перепады уровней, а не статические уров ни. Если любой флаг PxIFG оказывается установленным во время выполнения процедуры обработки прерывания Px или устанавливается после команды RETI выполняемой процедуры обработки прерывания Px, установка флага PxIFGx генерирует другое прерывание. Таким образом, гарантируется, что каждый пе репад уровня будет учтен.

Примечание: Состояние флагов PxIFG при изменении PxOUT или PxDIR Запись в P1OUT, P1DIR, P2OUT или P2DIR может привести к установке со ответствующих флагов P1IFG или P2IFG.

Примечание: Длительность события вызова прерывания на ножке ввода/ вывода Любое событие вызова внешнего прерывания должно иметь длитель ность, по крайней мере, равную 1,5 MCLK или дольше, чтобы быть гарантиро вано принятым и вызвать установку соответствующего флага прерывания.

Регистры выбора фронта прерывания P1IES, P2IES Каждый бит PxIES позволяет выбрать, по какому фронту сигнала будет происходить прерывание для соответствующей ножки ввода/вывода.

Бит = 0: Флаг PxIFG устанавливается при изменении уровня сигнала с низ кого на высокий;

Библиотека Компэла Цифровые входы/выходы Раздел IX.

Бит = 1: Флаг PxIFG устанавливается при изменении уровня сигнала с вы сокого на низкий.

Примечание: Запись в PxIESx Запись в P1IES или P2IES может привести к установке соответствующих флагов прерывания.

PxIESx PxINx PxIFGx 0 1 0 Может быть установлен 0 1 1 Не изменяется 1 0 0 Не изменяется 1 0 1 Может быть установлен Разрешение прерываний P1IE, P2IE Каждый бит PxIE разрешает прерывание от соответствующего флага пре рываний регистра PxIFG.

Бит = 0: Прерывание запрещено Бит = 1: Прерывание разрешено 9.2.6. Конфигурирование неиспользуемых выводов порта Неиспользуемые ножки ввода/вывода должны быть сконфигурированы на функцию ввода/вывода, в направлении вывода и оставаться неподключен ными на печатной плате для уменьшения потребляемой мощности. Значение бита PxOUT может быть любым, поскольку ножка не подключена. См. раздел «Системный сброс, прерывания и режимы работы» для уточнения вопросов подключения неиспользуемых выводов.

9.3. Регистры цифровых входов/выходов Для конфигурирования Р1 и Р2 используются семь регистров. Четыре ре гистра необходимы для конфигурирования портов Р3-Р6. Регистры цифровых входов/выходов приведены в таблице 9-1.

Таблица 9-1. Регистры цифровых входов-выходов.

Краткое Исходное Порт Регистр Адрес Тип регистра обозначение состояние Ввод P1IN 020h Только чтение – Вывод P1OUT 021h Чтение/запись Не изменяется Направление P1DIR 022h Чтение/запись Сброс с PUC P1 Флаг прерывания P1IFG 023h Чтение/запись Сброс с PUC Выбор фронта прерывания P1IES 024h Чтение/запись Не изменяется Разрешение прерывания P1IE 025h Чтение/запись Сброс с PUC Выбор порта P1SEL 026h Чтение/запись Сброс с PUC Библиотека Компэла MSP430x1xxFamily Таблица 9-1. (Окончание ) Краткое Исходное Порт Регистр Адрес Тип регистра обозначение состояние Ввод P2IN 028h Только чтение – Вывод P2OUT 029h Чтение/запись Не изменяется Направление P2DIR 02Ah Чтение/запись Сброс с PUC P2 Флаг прерывания P2IFG 02Bh Чтение/запись Сброс с PUC Выбор фронта прерывания P2IES 02Ch Чтение/запись Не изменяется Разрешение прерывания P2IE 02Dh Чтение/запись Сброс с PUC Выбор порта P2SEL 02Eh Чтение/запись Сброс с PUC Ввод P3IN 018h Только чтение – Вывод P3OUT 019h Чтение/запись Не изменяется P Направление P3DIR 01Ah Чтение/запись Сброс с PUC Выбор порта P3SEL 01Bh Чтение/запись Сброс с PUC Ввод P4IN 01Ch Только чтение – Вывод P4OUT 01Dh Чтение/запись Не изменяется P Направление P4DIR 01Eh Чтение/запись Сброс с PUC Выбор порта P4SEL 01Fh Чтение/запись Сброс с PUC Ввод P5IN 030h Только чтение – Вывод P5OUT 031h Чтение/запись Не изменяется P Направление P5DIR 032h Чтение/запись Сброс с PUC Выбор порта P5SEL 033h Чтение/запись Сброс с PUC Ввод P6IN 034h Только чтение – Вывод P6OUT 035h Чтение/запись Не изменяется P Направление P6DIR 036h Чтение/запись Сброс с PUC Выбор порта P6SEL 037h Чтение/запись Сброс с PUC Библиотека Компэла Сторожевой таймер Раздел X.

MSP430x1xxFamily MSP430x1xxFamily Сторожевой таймер Сторожевой таймер – это 16-разряный таймер, который можно исполь зовать как в качестве сторожевого, так и в качестве «интервального» таймера.

В этом разделе описывается модуль сторожевого таймера. Сторожевой таймер реализован во всех устройствах MSP430x1xx.

10.1. Введение в сторожевой таймер Первичная функция модуля сторожевого таймера (WDT) – выполнять рестарт управляемой системы при возникновении проблемы с программным обеспечением. Если установленный временной интервал истек, генерируется системный сброс. Если сторожевая функция в приложении не нужна, модуль может быть сконфигурирован как интервальный таймер для генерации преры ваний через установленные интервалы времени.

Сторожевой таймер обладает следующими возможностями:

• Восемь программно настраиваемых временных интервалов • Режим сторожевого таймера • Режим интервального отсчета • Доступ к регистру управления WDT защищен паролем • Управление функцией вывода nonRST/NMI • Возможность выбора источника тактовых импульсов • Возможность останова для уменьшения потребляемой мощности Блок схема модуля WDT показана на рис. 10-1.

Примечание: Работа сторожевого таймера после подачи питания После сигнала PUC, модуль WDT автоматически конфигурируется в сто рожевом режиме с начальным интервалом сброса ~32 мС с использованием DCOCLK. Пользователь должен выполнить необходимую настройку или оста новить WDT до истечения начального интервала сброса.

10.2. Функционирование сторожевого таймера Модуль WDT можно сконфигурировать с помощью регистра WDTCTL как сторожевой либо интервальный таймер. Регистр WDTCTL также содержит уп равляющие биты для конфигурирования вывода nonRST/NMI. WDTCTL – это 16-разрядный, защищенный паролем регистр чтения/записи. Любое чтение или попытка записи должны использовать команды-слова, а попытка записи долж на содержать пароль записи 05Ah в старшем байте. Любая запись в WDTCTL любого значения, отличного от 05Ah в старшем байте приведет к нарушению 172 Библиотека Компэла Сторожевой таймер Раздел X.

Рис. 10-1. Блок-схема сторожевого таймера ключа безопасности и запуску системного сброса PUC независимо от режима таймера. При любом чтении WDTCTL в старшем байте читается 069h.

10.2.1. Счетчик сторожевого таймера Счетчик сторожевого таймера (WDTCNT) – это 16-разрядный суммирую щий счетчик, не имеющий прямого доступа из программы. Управление WDTCNT и выбор временных интервалов производится через регистр управления сторо жевым таймером WDTCTL.

WDTCNT может тактироваться от ACLK или SMCLK. Источник тактирова ния выбирается с помощью бита WDTSSEL.

10.2.2. Сторожевой режим После состояния PUC, модуль WDT конфигурируется в сторожевом режи ме с начальным интервалом сброса ~32 мС с использованием DCOCLK. Пользо Библиотека Компэла MSP430x1xxFamily ватель должен настроить, остановить или очистить WDT до истечения началь ного интервала сброса, в противном случае будет сгенерирован новый сигнал PUC. Когда WDT сконфигурирован в сторожевом режиме, запись в WDTCTL неправильного пароля или истечение выбранного интервала времени приведет к запуску PUC. PUC сбросит WDT к исходному состоянию и сконфигурирует вывод nonRST/NMI на режим сброса.

10.2.3. Режим интервального таймера Установка бита WDTTMSEL в «1» приводит к выбору режима интерваль ного таймера. Этот режим можно использовать для получения периодических прерываний. В режиме интервального таймера флаг WDTIFG устанавливается по истечении выбранного интервала времени. PUC не генерируется в режиме интервального таймера по истечении установленного временного интервала, а WDTIFG разрешает биту WDTIE оставаться неизменным.

Когда биты WDTIE и GIE установлены, флаг WDTIFG запрашивает прерыва ние. Флаг прерывания WDTIFG автоматически сбрасывается, когда обслужива ется его запрос на прерывание, либо же он может быть сброшен программно.

Адреса векторов прерывания различаются для интервального и сторожевого режимов таймера.

Примечание: Модификация сторожевого таймера Интервал WDT должен быть изменен совместно с WDTCNTCL=1 в одной ко манде, чтобы избежать неожиданной немедленной генерации PUC или прерыва ния. Модуль WDT должен быть приостановлен перед сменой источника тактирова ния для предотвращения возможности установки некорректного интервала.

10.2.4. Прерывания сторожевого таймера WDT использует два бита в SFR для управления прерыванием.

• Флаг прерывания WDT, WDTIFG, расположенный в IFG1. • Бит разрешения прерывания от WDT, WDTIE, расположенный в IE1. Если WDT используется в сторожевом режиме, флаг WDTIFG является источ ником вектора прерывания по сбросу. WDTIFG может быть использован процеду рой обработки прерывания по сбросу для определения, был ли сторожевой тай мер причиной сброса устройства. Если флаг установлен, состояние сброса было инициировано сторожевым таймером по истечении времени, либо произошло нарушение ключа безопасности. Если WDTIFG очищен, сброс был вызван другим источником.

174 Библиотека Компэла Сторожевой таймер Раздел X.

При использовании WDT в режиме интервального таймера, флаг WDTIFG устанавливается после выбранного временного интервала и запрашивает пре рывание интервального таймера WDT, если установлены биты WDTIE и GIE.

Вектор прерывания интервального таймера отличается от вектора сброса, ис пользуемого в сторожевом режиме. В режиме интервального таймера флаг WDTIFG сбрасывается автоматически при обработке прерывания, либо же он может быть сброшен программно.

10.2.5. Работа в режимах пониженного энергопотребления Устройства MSP430 имеют несколько режимов пониженного энергопот ребления. Различные сигналы тактирования доступны в различных режимах пониженного энергопотребления. Потребности пользовательского приложения и тип используемой системы тактирования определяют, как WDT должен быть сконфигурирован. К примеру, WDT не должен конфигурироваться в стороже вом режиме с SMCLK в качестве источника тактирования, если пользователь хочет использовать 3-й режим пониженного потребления, поскольку SMCLK не активен в режиме LPM3 и WDT не будет функционировать. Если сторожевой таймер не нужен, с помощью бита WDTHOLD можно остановить WDTCNT, что бы уменьшить энергопотребление.

10.2.6. Примеры программного обеспечения Любая операция записи в WDTCTL должна быть операцией-словом со зна чением 05Ah (WDTPW) в старшем байте:

;

Периодическая отчистка активного сторожевого таймера MOV #WDTPW+WDTCNTCL,&WDTCTL ;

;

Изменение интервала сторожевого таймера MOV #WDTPW+WDTCNTL+SSEL,&WDTCTL ;

;

Останов сторожевого таймера MOV #WDTPW+WDTHOLD,&WDTCTL ;

;

Переключение WDT в интервальный режим с интервалом clock/ MOV #WDTPW+WDTCNTCL+WDTTMSEL+WDTIS0,&WDTCTL Библиотека Компэла MSP430x1xxFamily 10.3. Регистры сторожевого таймера Регистры модуля сторожевого таймера приведены в таблице 10-1.

Таблица 10-1. Регистры сторожевого таймера.

Краткое Исходное Регистр Тип регистра Адрес обозначение состояние Регистр управления сторо WDTCTL Чтение/запись 0120h 06900h после PUC жевым таймером SFR регистр 1 разрешения IE1 Чтение/запись 0000h Сброс с PUC прерываний SFR регистр 1 флагов IFG1 Чтение/запись 0002h Сброс с PUC прерываний 1) WDTIFG сбрасывается с POR WDTCTL, регистр сторожевого таймера 15 14 13 12 11 10 9 Читается как 069h WDTPWx, должен записываться как 05Ah 7 6 5 4 3 2 1 WDTHOLD WDTNMIES WDTNMI WDTTMSEL WDTCNTCL WDTSSEL WDTISx rw–0 rw–0 rw–0 rw–0 r0(w) rw–0 rw–0 rw– Пароль сторожевого таймера. Всегда читается как 069h. Должен за WDTPWx Биты 15- писываться как 05Ah, в противном случае будет сгенерирован PUC.

Останов сторожевого таймера. Этот бит останавливает сторожевой таймер. Установка WDTHOLD=1, когда WDT не используется, позво WDTHOLD Бит 7 ляет снизить энергопотребление.

0 – Сторожевой таймер не остановлен 1 – Сторожевой таймер остановлен Выбор фронта NMI сторожевого таймера. Этот бит позволяет вы брать фронт прерывания для NMI прерывания при WDTNMI=1. Из менение этого бита может вызвать NMI. Чтобы избежать случайного WDTNMIES Бит запуска NMI следует изменять этот бит при WDTNMI=0.

0 – NMI прерывание происходит по переднему фронту 1 – NMI прерывание происходит по спаду 176 Библиотека Компэла Сторожевой таймер Раздел X.

Выбор NMI сторожевого таймера. Этот бит позволяет установить режим функционирования вывода nonRST/NMI.

WDTNMI Бит 0 – Функция сброса 1 – Функция NMI Выбор режима сторожевого таймера WDTTMSEL Бит 4 0 – Сторожевой режим 1 – Режим интервального таймера Очистка счетчика сторожевого таймера. Установкой WDTCNTCL= производится очистка счетчика до значения 0000h. Бит WDTCNTCL WDTCNTCL Бит 3 автоматически сбрасывается.

0 – Действие не производится 1 – WDTCNT = 0000h Выбор источника тактирования сторожевого таймера WDTSSEL Бит 2 0 – SMCLK 1 – ACLK Выбор интервала сторожевого таймера. Эти биты определяют интервал времени сторожевого таймера, по истечении которого устанавливается флаг WDTIFG и/или генерируется сигнал PUC.

WDTISx Биты 1-0 00 – Частота источника тактирования сторожевого таймера / 01 – Частота источника тактирования сторожевого таймера / 10 – Частота источника тактирования сторожевого таймера / 11 – Частота источника тактирования сторожевого таймера / IE1, регистр 1 разрешения прерываний 7 6 5 4 3 2 1 NMIIE WDTIE rw– 0 rw– Эти биты могут быть использованы другими модулями. См. справоч Биты 7- ное руководство конкретного устройства.

Разрешение прерывания NMI. Этот бит разрешает прерывание NMI.

Поскольку другие биты в IE1 могут быть использованы другими модулями, рекомендуется устанавливать и очищать этот бит с помо NMIIE Бит щью команд BIS.B или BIC.B, а не командами MOV.B или CLR.B.

0 – Прерывание запрещено 1 – Прерывание разрешено Библиотека Компэла MSP430x1xxFamily Разрешение прерывания от сторожевого таймера. Этот бит разрешает прерывание WDTIFG в режиме интервального таймера. Нет необходи мости устанавливать этот бит в режиме сторожевого таймера. Пос кольку другие биты в IE1 могут быть использованы другими модулями, WDTIE Бит рекомендуется устанавливать и очищать эти биты с помощью команд BIS.B или BIC.B, а не командами MOV.B или CLR.B.

0 – Прерывание запрещено 1 – Прерывание разрешено IFG1, регистр 1 флагов прерываний 7 6 5 4 3 2 1 NMIIFG WDTIFG rw– 0 rw– Эти биты могут быть использованы другими модулями. См. справоч Биты 7- ное руководство конкретного устройства.

Флаг прерывания NMI. NMIIFG должен быть сброшен программно.

Поскольку другие биты в IFG1 могут быть использованы другими модулями, рекомендуется очищать WDTIFG с помощью команд BIS.B NMIIFG Бит или BIC.B, а не командами MOV.B или CLR.B.

0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания сторожевого таймера. В сторожевом режиме WDTIFG остается установленным до сброса программным обеспечением.

В интервальном режиме бит WDTIFG сбрасывается автоматически при обслуживании прерывания или же может быть сброшен программно.

WDTIE Бит 0 Поскольку другие биты в IE1 могут быть использованы другими моду лями, рекомендуется устанавливать и очищать эти биты с помощью команд BIS.B или BIC.B, а не командами MOV.B или CLR.B.

0 – Прерывание не ожидается 1 – Прерывание ожидается 178 Библиотека Компэла Таймер A Раздел XI.

MSP430x1xxFamily MSP430x1xxFamily Таймер А Таймер А – это 16-разрядный таймер/счетчик с тремя регистрами захва та/сравнения. В этом разделе описывается таймер А. Он реализован во всех устройствах MSP430x1xx.

11.1. Введение в таймер А Таймер А – это 16-разрядный таймер/счетчик с тремя регистрами захвата/ сравнения. Таймер А может обеспечить множество захватов/сравнений, выхо дов ШИМ и выдержку временных интервалов. Таймер А также имеет обширные возможности прерывания. Прерывания могут быть сгенерированы от счетчика при переполнении и от каждого из регистров захвата/сравнения.

Таймер А обладает следующими возможностями:

• Асинхронный 16-разрядный таймер/счетчик с четырьмя режимами ра боты;

• Выбираемый и конфигурируемый источник тактирования;

• Три конфигурируемых регистра захвата/сравнения;

• Конфигурируемые выходы с возможностью ШИМ;

• Асинхронная фиксация (защелка) входа и выхода;

• Регистр вектора прерываний для быстрого декодирования всех преры ваний таймера А.

Блок-схема таймера А показана на рис. 11-1.

Примечание: Использование слова «счет» «Счет» используется везде в этом разделе. Это способ показать, что счет чик должен быть в процессе подсчета для выполняемого действия. Если в счет чик напрямую записывается конкретное значение, соответствующе действие не происходит.

11.2. Функционирование таймера А Модуль таймера А конфигурируется программным обеспечением поль зователя. Настройка и работа таймера А рассматриваются в нижеследующих разделах.

11.2.1. 16-разрядный таймер-счетчик Регистр 16-разрядного таймера/счетчика TAR, инкрементируется или де крементируется (в зависимости от режима работы) с каждым нарастающим фронтом тактового сигнала. TAR может быть программно прочитан и записан.

Кроме того, таймер может генерировать прерывание при переполнении.

Библиотека Компэла Таймер A Раздел XI.

Блок таймера Тактирование таймера TASSELx IDx MCx 16 разрядный таймер TACLK 00 Делитель Режим EQU TAR ACLK 1/2/4/ 01 счета Очистка RC SMCLK INCLK Режим TAIFG TACLR CCR CCR CCR CCISx CMx Logic COV SCS CCI2A Режим CCI2B захвата CCR GND Тактирование Синхр. VCC 11 таймера Компаратор CCI EQU CAP A SCCI Y EN Установка 1 TACCR2 CCIFG OUT Модуль D Set Q выхода Сигнал OUT EQU Тактирование Reset таймера POR OUTMODx Рис. 11-1. Блок-схема таймера А TAR можно очистить установкой бита TACLR. Установка TACLR также очи щает делитель тактовой частоты и направление счета для режима вверх/вниз.

Примечание: Изменение регистров таймера А Рекомендуется останавливать таймер перед изменением режима его ра боты (за исключением операций с флагом прерывания и разрешения прерыва ния, и TACLR), чтобы предотвратить его некорректную работу.

Когда сигнал TACLK асинхронен с сигналом тактирования ЦПУ, любое чте ние из TAR должно происходить, когда таймер не работает, в противном случае результаты могут быть непредсказуемы. Любая запись в TAR приведет к немед ленному результату.

Библиотека Компэла MSP430x1xxFamily Выбор источника тактирования и делитель Тактирование таймера TACLK может производиться от ACLK, SMCLK или от внешнего источника через TACLK или INCLK. Источник тактовых импульсов выбирается с помощью битов TASSELx. Выбранный источник тактирования мо жет быть подключен к таймеру напрямую или через делитель на 2, 4 или 8 с помощью битов IDx. Делитель TACLK сбрасывается при установке бита TACLR.

11.2.2. Запуск таймера Таймер может быть запущен или перезапущен следующими способами:

• Таймер считает, когда MCx > 0 и источник тактовых импульсов активен • Когда таймер в режиме «вверх» или «вверх/вниз», он может быть оста новлен путем записи 0 в TACCR0. Затем таймер может быть перезапущен путем записи ненулевого значения в TACCR0. В этом случае таймер начи нает инкрементироваться от нуля.

11.2.3. Управление режимом таймера Таймер имеет четыре режима работы, описанных в таблице 11-1: «стоп», «вверх», «непрерывный» и «вверх/вниз». Режимы работы выбираются с помо щью битов MCx.

Таблица 11-1. Режимы таймера.

MCx Режим Описание 00 Стоп Останов таймера 01 Вверх Таймер многократно считает от нуля до значения в TACCR 10 Непрерывный Таймер многократно считает от нуля до значения 0FFFFh Таймер многократно считает от нуля вверх до значения в TACCR0 и 11 Вверх/вниз назад до нуля.

Режим «Вверх» Режим «вверх» используется, если период таймера должен отличаться от количества отсчетов 0FFFFh. Таймер многократно считает вверх до значения, содержащегося в регистре сравнения TACCR0, который задает период, как по казано на рис.11-2. Количество отсчетов таймера в периоде равно TACCR0+1.

Когда значение таймера становится равно содержимому TACCR0, таймер пере запускается, начиная счет от нуля. Если режим «вверх» выбран, когда значение таймера больше содержимого TACCR0, таймер немедленно перезапускается, начиная считать от нуля.

Библиотека Компэла Таймер A Раздел XI.

0FFFFh TACCR 0h Рис. 11-2. Режим «Вверх» Флаг прерывания TACCR0 CCIFG устанавливается, когда значение таймера равно содержимому TACCR0. Флаг прерывания TAIFG устанавливается, когда таймер считает от TACCR0 к нулю. На рис. 11-3 показан цикл установки флагов.

Тактирование таймера Таймер CCR0 1 CCR0 0h 1h CCR0 1 CCR0 0h Установка TAIFG Установка TACCR0 CCIFG Рис. 11-3. Установка флагов в режиме «Вверх» Изменение регистра периода TACCR Когда изменяется TACCR0 во время работы таймера, таймер продолжает отсчет вверх до новой границы периода, если новый период больше или ра вен старому или больше текущего значения счета. Если новый период меньше величины текущего значения счета, таймер обнуляется. Однако до обнуления счетчика может произойти один дополнительный отсчет.

Непрерывный режим В непрерывном режиме таймер многократно считает вверх до 0FFFFh и перезапускается от нуля, как показано на рис. 11-4. Регистр захвата/сравнения TACCR0 работает подобно другим регистрам захвата/сравнения.

0FFFFh 0h Рис. 11-4. Непрерывный режим Библиотека Компэла MSP430x1xxFamily Флаг прерывания TAIFG устанавливается, когда таймер считает от 0FFFFh к нулю. На рис. 11-5 показан цикл установки флага.

Тактирование таймера Таймер FFFEh FFFFh 0h 1h FFFEh FFFFh 0h Установка TAIFG Рис. 11-5. Установка флага в непрерывном режиме Использование непрерывного режима Непрерывный режим может использоваться для генерации независимых временных интервалов и выходных частот. Каждый раз по завершении интер вала генерируется прерывание. Следующий временной интервал добавляется к регистру TACCRx в процедуре обработки прерывания. На рис. 11-6 показаны два раздельных временных интервала t0 и t1, добавляемые к регистрам захвата/ сравнения. При таком использовании временные интервалы управляются аппа ратно, без программного обеспечения, без влияния времени задержки прерыва ния. При использовании всех трех регистров захвата/сравнения можно сгенери ровать до трех независимых временных интервалов или выходных частот.

Временные интервалы можно реализовать также в других режимах, где TACCR0 используется как регистр периода. Их обработка более комплексна, поскольку сумма старого значения TACCRx и нового периода может быть выше TACCR1b TACCR1c TACCR0d TACCR0b TACCR0c 0FFFFh TACCR1a TACCR1d TACCR0a t0 t0 t t1 t1 t Рис. 11-6. Временные интервалы непрерывного режима Библиотека Компэла Таймер A Раздел XI.

значения TACCR0. Когда предыдущее значение TACCRx плюс tx больше величи ны TACCR0, значение TACCR0 должно быть вычтено для получения правильно го временного интервала.

Режим «вверх/вниз» Режим «вверх/вниз» используется, если период таймера должен отли чаться от значения 0FFFFh и необходима генерация симметричных импульсов.

Таймер непрерывно считает вверх до значения, находящегося в регистре срав нения TACCR0 и назад к нулю, как показано на рис. 11-7. Период составляет удвоенную величину значения в TACCR0.

0FFFFh TACCR 0h Рис. 11-7. Режим «вверх/вниз» Направление счета запоминается. Это позволяет таймеру останавливаться и запускаться в том же направлении отсчета, которое было до останова. Если это нежелательно, для очистки направления нужно установить бит TACLR. Бит TACLR также очищает значения в TAR и в делителе TACLK.

В режиме «вверх/вниз» флаг прерывания TACCR0 CCIFG и флаг прерывания TAIFG устанавливаются только однажды во время периода, разделяясь 1/2 пери ода таймера. Флаг прерывания TACCR0 CCIFG устанавливается, когда таймер счи тает от TACCR0-1 к TACCR0, а флаг TAIFG устанавливается, когда таймер заверша ет счет вниз от 0001h к 0000h. На рис. 11-8 показан цикл установки флагов.

Тактирование таймера Таймер CCR0 1 CCR0 CCR0 1 CCR0 2 1h 0h Вверх/вниз Установка TAIFG Установка TACCR0 CCIFG Рис. 11-8. Установка флагов в режиме вверх/вниз Библиотека Компэла MSP430x1xxFamily Изменение регистра периода TACCR При изменении TACCR0 во время работы таймера и счете вниз, таймер продолжает счет до нуля. Новый период начинает действовать после заверше ния отсчета вниз до нуля.

Когда таймер выполняет отсчет вверх и новый период больше или ра вен старому периоду или же больше текущего отсчитанного значения, таймер считает вверх до конца нового периода перед отсчетом вниз. Когда же таймер производит отсчет вверх, а величина нового периода меньше текущего отсчи танного значения, таймер начинает считать вниз. Однако может произойти один дополнительный отсчет до начала счета вниз.

Использование режима вверх/вниз Режим «вверх/вниз» поддерживает приложения, требующие наличия «мертвого» времени между выходными сигналами (см. раздел «Модуль вы вода Таймера А»). К примеру, чтобы избежать перегрузки, два выхода, управ ляющие H-мостом никогда не должны одновременно иметь высокий уровень.

В примере, показанном на рис.11-9 величина времени простоя tdead составляет:

tdead = ttimer (TACCR1 – TACCR2), где:

tdead – интервал времени, в течение которого оба выхода должны быть не активны ttimer – время цикла тактирования таймера 0FFFFh TACCR TACCR TACCR 0h "Мертвое" время Режим вывода 6:

"Переключение/Установка" Режим вывода 2:

"Переключение/Сброс" EQU1 EQU1 EQU1 EQU Генерируемые TAIFG TAIFG EQU0 EQU прерывания EQU2 EQU2 EQU2 EQU Рис. 11-9. Модуль вывода в режиме «вверх/вниз» Библиотека Компэла Таймер A Раздел XI.

TACCRx – содержимое регистра захвата/сравнения x Регистры TACCRx не буферизированы. Когда в них производится запись, они немедленно модифицируются. Поэтому, любое требуемое «мертвое» вре мя не будет поддерживаться автоматически.

11.2.4. Блоки захвата/сравнения В таймере А представлено три одинаковых блока захвата/сравнения TACCRx. Любой из блоков может быть использован для фиксации (захвата) данных таймера или для генерации временных интервалов.

Режим захвата Режим захвата выбирается, когда CAP=1. Режим захвата используется для регистрации временных событий. Это может потребоваться для быстрых вы числений или для измерения времени. Входы захвата CCIxA и CCIxB подключа ются к внешним выводам или к внутренним сигналам и выбираются с помощью битов CCISx. Биты CMx определяют, как будет происходит захват: по фронту входного сигнала, по его спаду или в обоих случаях. Захват происходит по вы бранному фронту входного сигнала. Если захват произошел, тогда:

• Значение таймера копируется в регистр TACCRx • Устанавливается флаг прерывания CCIFG Уровень входного сигнала может быть прочитан в любое время через бит CCI. К входам CCIxA и CCIxB в устройствах семейства MSP430x1xx могут под ключаться различные сигналы. См. справочное руководство конкретного уст ройства для выяснения особенностей подключения этих сигналов.

Сигнал захвата может быть асинхронен тактовой частоте таймера и вы зывать состояние гонки сигналов. Установка бита SCS будет синхронизировать захват со следующим тактовым импульсом таймера. Рекомендуется устанав ливать бит SCS для синхронизации сигнала захвата с тактовыми импульсами таймера. Это иллюстрируется на рис. 11-10.

Тактирование таймера n Таймер n 2 n 1 n+1 n+2 n+3 n+ CCI Захват Установка TACCRx CCIFG Рис. 11-10. Сигнал захвата (SCS=1) Библиотека Компэла MSP430x1xxFamily Ожидание Захват Чтение захвата Чтение Захват Захват принятого не принят принят захвата Захват Чтение захвата, захвата нет Захват Очистка бита COV в регистре TACCTLx Принят второй Ожидание захват COV = Рис. 11-11. Цикл захвата Логика переполнения предусмотрена в каждом регистре захвата/сравне ния для индикации в случае, если произошел второй захват перед прочтением значения первого захвата. Когда это происходит, устанавливается бит COV, как показано на рис. 11-11. Бит COV должен сбрасываться программно.

Инициирование захвата программным обеспечением Захваты могут быть инициированы программно. Биты CMx могут быть установлены для выполнения захвата по обоим фронтам. В этом случае про граммное обеспечение устанавливает CCI=1 и переключает бит CCISO для пе реключения сигнала захвата между VCC и GND, инициируя захват каждый раз, когда CCISO изменяет состояние:

MOV #CAP+SCS+CCIS1+CM_3,&TACCTLx ;

Настройка TACCTLx XOR #CCIS0,&TACCTLx ;

TACCTLx = TAR Режим сравнения Режим сравнения выбирается, когда CAP=0. Режим сравнения использует ся для генерации выходных ШИМ-сигналов или прерываний через конкретные временные интервалы. Когда TAR досчитывает до значения в TACCRx, происхо дит следующее:

Библиотека Компэла Таймер A Раздел XI.

• Устанавливается флаг прерывания CCIFG • Внутренний сигнал EQU= • EQUx воздействует на выход согласно режиму вывода • Входной сигнал CCI фиксируется в SCCI 11.2.5. Модуль вывода Каждый блок захвата/сравнения содержит модуль вывода. Модуль вывода используется для генерации выходных сигналов, в т.ч. таких, как ШИМ-сигна лы. Каждый модуль вывода имеет восемь рабочих режимов, которые генериру ют сигналы, основываясь на сигналах EQU0 и EQUx.

Режимы вывода Режимы вывода устанавливаются битами OUTMODx, их описание приве дено в таблице 11-2. Сигнал OUTx изменяется с нарастающим фронтом такто вого сигнала таймера во всех режимах, кроме режима 0. Режимы вывода 2, 3, и 7 не используются для модуля вывода 0, потому что EQUx=EQU0.

Таблица 11-2. Режимы вывода.

OUTMODx Режим Описание Выходной сигнал OUTx определяется битом OUTx.

000 Вывод Сигнал OUTx изменяется немедленно при изменении OUTx.

Выход устанавливается, когда таймер досчитывает до значения в TACCRx. Он остается установленным 001 Установка до сброса таймера или до выбора другого режима вывода и воздействия на выход.

Выход переключается, когда таймер досчитывает до 010 Переключение/Сброс значения TACCRx. Он сбрасывается, когда таймер досчитывает до значения TACCR0.

Выход устанавливается, когда таймер досчитывает 011 Установка/Сброс до значения TACCRx. Он сбрасывается, когда таймер досчитывает до значения TACCR0.

Выход переключается, когда таймер досчитывает до 100 Переключение значения TACCRx. Период выходного сигнала равен удвоенному периоду таймера.

Выход сбрасывается, когда таймер досчитывает до 101 Сброс значения TACCRx. Это остается сброшенным до выбо ра другого режима вывода и воздействия на выход.

Выход переключается, когда таймер досчитывает до 110 Переключение/Установка значения TACCRx. Он устанавливается, когда таймер досчитывает до значения TACCR0.

Библиотека Компэла MSP430x1xxFamily Таблица 11-2. (Окончание) OUTMODx Режим Описание Выход сбрасывается, когда таймер досчитывает до 111 Сброс/Установка значения TACCRx. Он устанавливается, когда таймер досчитывает до значения TACCR0.

Пример вывода – таймер в режиме «вверх» Сигнал OUTx изменяется, когда таймер досчитывает вверх до значения TACCRx и обратно от TACCR0 к нулю, в зависимости от режима вывода. Пример с использованием TACCR0 и TACCR1 показан на рис. 11-12.

0FFFFh TACCR TACCR 0h Режим вывода 1:

Установка Режим вывода 2:

Переключение/Сброс Режим вывода 3:

Установка/Сброс Режим вывода 4:

Переключение Режим вывода 5:

Сброс Режим вывода 6:

Переключение/Установка Режим вывода 7:

Сброс/Установка EQU0 EQU1 EQU0 EQU1 EQU0 События, вызывающие TAIFG TAIFG TAIFG прерывание Рис. 11-12. Пример вывода – таймер в режиме «вверх» Библиотека Компэла Таймер A Раздел XI.

Пример вывода – таймер в непрерывном режиме Сигнал OUTx изменяется, когда таймер достигает значений TACCRx и TACCR0, в зависимости от режима вывода. Пример с использованием TACCR0 и TACCR1 показан на рис. 11-13.

0FFFFh TACCR TACCR 0h Режим вывода 1:

Установка Режим вывода 2:

Переключение/Сброс Режим вывода 3:

Установка/Сброс Режим вывода 4:

Переключение Режим вывода 5:

Сброс Режим вывода 6:

Переключение/Установка Режим вывода 7:

Сброс/Установка События, вызывающие TAIFG EQU1 EQU0 TAIFG EQU1 EQU0 прерывание Рис. 11-13. Пример вывода – таймер в непрерывном режиме Пример вывода – таймер в режиме «вверх/вниз» Сигнал OUTx изменяется, когда таймер становится равным TACCRx в каждом направлении счета, а также когда таймер равен TACCR0, в зависимости от режима вывода. Пример с использованием TACCR0 и TACCR2 показан на рис. 11-14.

Примечание: Переключение между режимами вывода При переключении между режимами вывода один из битов OUTMODx должен оставаться установленным во время перехода, кроме переключения в режим 0. В противном случае может произойти сбой, поскольку режим вывода 0 декодирует элемент NOR (НЕ-ИЛИ). Безопасный метод переключения между Библиотека Компэла MSP430x1xxFamily 0FFFFh TACCR TACCR 0h Режим вывода 1:

Установка Режим вывода 2:

Переключение/Сброс Режим вывода 3:

Установка/Сброс Режим вывода 4:

Переключение Режим вывода 5:

Сброс Режим вывода 6:

Переключение/Установка Режим вывода 7:

Сброс/Установка EQU2 EQU2 EQU2 EQU TAIFG EQU0 TAIFG EQU0 События, вызывающие прерывание Рис. 11-14. Пример вывода – таймер в режиме «вверх/вниз» режимами вывода заключается в использовании режима вывода 7 как пере ходного состояния:

BIS #OUTMOD_7,&TACCTLx ;

Установка режима вывода BIC #OUTMODx,&TACCTLx ;

Очистка лишних битов 11.2.6. Прерывания Таймера А С 16-разрядным модулем таймера А связаны два вектора прерываний:

• Вектор прерывания TACCR0 для TACCR0 CCIFG • Вектор прерывания TAIV для всех других флагов CCIFG и TAIFG В режиме захвата любой флаг CCIFG устанавливается, когда значение тай мера зафиксировано в соответствующем регистре TACCRx. В режиме сравне ния устанавливается любой флаг CCIFG, если TAR досчитал до соответствую Библиотека Компэла Таймер A Раздел XI.

щего значения TACCRx. Программное обеспечение может также устанавливать или очищать любой флаг CCIFG. Все флаги CCIFG запрашивают прерывание, когда установлены их соответствующие биты CCIE и бит GIE.

Прерывание TACCR Флаг TACCR0 CCIFG обладает наивысшим приоритетом прерывания Тай мера А и имеет специализированный вектор прерывания, как показано на рис. 11-15. Флаг TACCR0 CCIFG автоматически сбрасывается, когда обслужива ется запрос на прерывание TACCR0.

Захват CCIE Set EQU0 IRQ, запрос обработки D Q CAP прерывания Тактирование Reset таймера IRACC, прием запроса POR на прерывание Рис. 11-15. Флаг прерывания захвата/сравнения TACCR Генератор вектора прерывания TAIV Флаги TACCR1 CCIFG, TACCR2 CCIFG и TAIFG распределены по приори тетам и объединены в источник одного вектора прерывания. Регистр вектора прерывания TAIV используется для определения, какой флаг запросил пре рывание.

Разрешенное прерывание с наивысшим приоритетом генерирует число в регистре TAIV (см. описание регистра). Можно оценить это число или добавить его к программному счетчику для автоматического входа в соответствующую программную процедуру. Запрещенные прерывания Таймера А не воздейству ют на значение TAIV.

Любое обращение – чтение или запись регистра TAIV – автоматически сбрасывает флаг наивысшего ожидающего прерывания. Если установлен дру гой флаг прерывания, будет немедленно сгенерировано другое прерывание после обработки начального прерывания. Например, если флаги TACCR1 и TACCR2 CCIFG установлены, когда процедура обработки прерывания обращает ся к регистру TAIV, флаг TACCR1 CCIFG автоматически сбрасывается. После вы полнения команды RETI процедуры обработки прерывания, флаг TACCR2 CCIFG генерирует другое прерывание.

Библиотека Компэла MSP430x1xxFamily Пример программного обеспечения, использующего TAIV Приведенный далее пример программного обеспечения показывает реко мендуемое использование TAIV и величину издержек на управление. Значение TAIV добавляется к программному счетчику РС для автоматического перехода к соответствующей программной процедуре.

Числа в правом поле показывают необходимое количество циклов ЦПУ для каждой команды. Программные издержки различных источников преры вания включают задержки прерывания и циклы возврата из прерывания, но не учитывают собственно время обработки задачи. Задержки делятся на:

• Блок захвата/сравнения TACCR0 11 циклов • Блоки захвата/сравнения TACCR1, TACCR2 16 циклов • Переполнение таймера TAIFG 14 циклов ;

Обработчик прерывания для TACCR0 CCIFG. Циклы CCIFG_0_HND ;

... ;

Начало времени задержки обработчика прерывания RETI ;

Обработчик прерывания для TAIFG, TACCR1 и TACCR2 CCIFG.

TA_HND... ;

Задержка прерывания ADD &TAIV,PC ;

Добавление смещения к таблице переходов RETI ;

Вектор 0: Нет прерывания JMP CCIFG_1_HND ;

Вектор 2: TACCR1 JMP CCIFG_2_HND ;

Вектор 4: TACCR2 RETI ;

Вектор 6: Зарезервировано RETI ;

Вектор 8: Зарезервировано TAIFG_HND ;

Вектор 10: Флаг TAIFG... ;

Задача стартует здесь RETI CCIFG_2_HND ;

Вектор 4: TACCR... ;

Задача стартует здесь RETI ;

Возврат к главной программе CCIFG_1_HND ;

Вектор 2: TACCR... ;

Задача стартует здесь RETI ;

Возврат к главной программе 11.3. Регистры Таймера А Перечень регистров Таймера А приведен в таблице 11-3.

Таблица 11-3. Регистры Таймера А.

Краткое Исходное Регистр Тип регистра Адрес обозначение состояние Управление Таймером А TACTL Чтение/запись 0160h Сброс с POR Счетчик Таймера А TAR Чтение/запись 0170h Сброс с POR Библиотека Компэла Таймер A Раздел XI.

Таблица 11-3. (Окончание) Краткое Исходное Регистр Тип регистра Адрес обозначение состояние Регистр 0 управления захватом/ TACCTL0 Чтение/запись 0162h Сброс с POR сравнением Таймера А Регистр 0 захвата/сравнения TACCR0 Чтение/запись 0172h Сброс с POR Таймера А Регистр 1 управления захватом/ TACCTL1 Чтение/запись 0164h Сброс с POR сравнением Таймера А Регистр 1 захвата/сравнения TACCR1 Чтение/запись 0174h Сброс с POR Таймера А Регистр 2 управления захватом/ TACCTL2 Чтение/запись 0166h Сброс с POR сравнением Таймера А Регистр 2 захвата/сравнения TACCR2 Чтение/запись 0176h Сброс с POR Таймера А Вектор прерывания Таймера А TAIV Только чтение 012Eh Сброс с POR TACTL, регистр управления Таймером А 15 14 13 12 11 10 9 Не используется TASSELx rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 Не IDx MCx TACLR TAIE TAIFG используется rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) Не используются Биты 15-10 Не используются Выбор источника тактирования Таймера А 00 – TACLK TASSELx Биты 9-8 01 – ACLK 10 – SMCLK 11 – INCLK Входной делитель. Эти биты позволяют выбрать коэффициент деления для входной тактовой частоты.

00 – / IDx Биты 7- 01 – / 10 – / 11 – / Библиотека Компэла MSP430x1xxFamily Выбор режима. Установка MCx=00h, когда Таймер А не исполь зуется, позволяет уменьшить потребляемую мощность.

00 – Режим остановка: таймер остановлен MCx Биты 5-4 01 – Режим «вверх»: таймер считает вверх к TACCR 10 – Непрерывный режим: таймер считает вверх к 0FFFFh 11 – Режим «вверх/вниз»: таймер считает вверх к TACCR0, затем вниз к 0000h Не используется Бит 3 Не используется Очистка Таймера А. Установка этого бита сбрасывает TAR, IDx TACLR Бит 2 и выбранное направление счета. Бит TACLR автоматически сбрасывается и всегда читается как нуль.

Разрешение прерывания от Таймера А. Этот бит разрешает запрос прерывания TAIFG.

TAIE Бит 0 – Запрещение прерывания 1 – Разрешение прерывания Флаг прерывания Таймера А TAIFG Бит 0 0 – Прерывание не ожидается 1 – Ожидается прерывание TAR, регистр Таймера А 15 14 13 12 11 10 9 TARx rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 TARx rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) TARx Биты 15-0 Регистр Таймера А. Регистр TAR является счетчиком Таймера А.

TACCTLx, регистр управления захватом/сравнением 15 14 13 12 11 10 9 Не CMx CCISx SCS SCCI CAP используется rw (0) rw (0) rw (0) rw (0) rw (0) r (0) r (0) rw (0) 7 6 5 4 3 2 1 OUTMODx CCIE CCI OUT COV CCIFG rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) r Библиотека Компэла Таймер A Раздел XI.

Режим захвата 00 – Нет захвата CMx Биты 15-14 01 – Захват по нарастающему (переднему) фронту 10 – Захват по заднему фронту 11 – Захват как по переднему, так и по заднему фронтам Выбор входа захвата/сравнения. Этими битами выбирается входной сигнал TACCRx. См. справочное руководство конкрет ного устройства для выяснения подробностей подключения сигналов.

CCISx Биты 13- 00 – CCIxA 01 – CCIxB 10 – GND 11 – VCC Синхронизация источника захвата. Этот бит используется для синхронизации входного сигнала захвата с тактовым сигналом SCS Бит 1 таймера.

0 – Асинхронный захват 1 – Синхронный захват Синхронизация входа захвата/сравнения. Выбранный входной SCCI Бит 10 сигнал CCI фиксируется по сигналу EQUx и может быть прочи тан через этот бит.

Не используется Бит 9 Не используется. Только читается. Всегда читается как 0.

Режим захвата.

CAP Бит 8 0 – Режим сравнения 1 – Режим захвата Режим вывода. Режимы 2, 3, 6 и 7 не используются для TACCR0, поскольку EQUx=EQU0.

000 – Значение бита OUT 001 – Установка 010 – Переключение/сброс OUTMODx Биты 7- 011 – Установка/сброс 100 – Переключение 101 – Сброс 110 – Переключение/установка 111 – Сброс/установка Разрешение прерывания по захвату/сравнению. Этот бит разре шает запрос прерывания от соответствующего флага CCIFG.

CCIE Бит 0 – Запрещение прерывания 1 – Разрешение прерывания Вход захвата/сравнения. Выбранный входной сигнал может CCI Бит быть прочитан этим битом.

Выход. Этот бит указывает состояние выхода. Если выбран режима вывода 0, этот бит напрямую управляет состоянием OUT Бит 2 выхода.

0 – Низкий уровень выхода 1 – Высокий уровень выхода Библиотека Компэла MSP430x1xxFamily Переполнение захвата. Этот бит указывает, что произошло переполнение захвата. Бит COV должен быть сброшен про COV Бит 1 граммно 0 – Переполнения захвата не произошло 1 – Произошло переполнение захвата Флаг прерывания захвата/сравнения CCIFG Бит 0 0 – Прерывание не ожидается 1 – Ожидается прерывание TAIV, регистр вектора прерывания таймера А 15 14 13 12 11 10 9 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r 7 6 5 4 3 2 1 0 0 0 0 TAIVx r0 r0 r0 r0 r (0) r (0) r (0) r TARx Биты 15-0 Значение вектора прерывания таймера А Содержимое Источник преры Флаг прерывания Приоритет прерывания TAIV вания Прерывание не ожи 00h дается 02h Захват/сравнение 1 TACCR1 CCIFG Высший 04h Захват/сравнение 2 TACCR2 CCIFG 06h Зарезервировано 08h Зарезервировано 0Ah Переполнение таймера TAIFG 0Ch Зарезервировано 0Eh Зарезервировано - Низший Библиотека Компэла Таймер B Раздел XII.

MSP430x1xxFamily MSP430x1xxFamily Таймер В Таймер В – это 16-разрядный таймер/счетчик со несколькими регистрами захвата/сравнения. В этом разделе описывается работа таймера В. Таймер В (с тремя регистрами захвата/сравнения) реализован в устройствах MSP430x13x и MSP430x15x. Таймер В7 (с семью регистрами захвата/сравнения) реализован в устройствах MSP430x14x и MSP430x16x.

12.1. Введение в таймер В Таймер В – это 16-разрядный таймер/счетчик с тремя или семью регис трами захвата/сравнения. Таймер В может поддерживать несколько режимов захвата/сравнения, вывод ШИМ-сигналов и выдержку временных интервалов.

Таймер В также имеет расширенные возможности прерываний. Прерывания могут быть сгенерированы при переполнении счетчика и от каждого из регис тров захвата/сравнения.

Таймер В обладает следующими возможностями:

• Асинхронный 16-разрядный таймер/счетчик с четырьмя режимами рабо ты и четырьмя настраиваемыми длительностями • Выбираемые и конфигурируемые источники тактирования • Три или семь конфигурируемых регистров захвата/сравнения • Конфигурируемые выходы с возможностью ШИМ • Защелки сравнения с двойной буферизацией и синхронизируемой за грузкой • Регистр вектора прерывания для быстрого декодирования всех преры ваний таймера В Блок-схема таймера В показана на рис. 12-1.

Примечание: Использование слова «счет» «Счет» используется везде в этом разделе. Это способ показать, что счет чик должен быть в процессе подсчета для выполняемого действия во взятом месте. Если в счетчик напрямую записывается конкретное значение, соответс твующе действие не происходит.

12.1.1. Сходства и различия с таймером А Таймер В идентичен таймеру А, но со следующими исключениями:

• Длина таймера В программируется и может составлять 8, 10, 12 или бит • Регистры TBCCRx таймера В имеют двойную буферизацию и могут груп пироваться Библиотека Компэла Таймер B Раздел XII.

Блок таймера Тактирование таймера TBSSELx IDx MCx 16 разрядный таймер Делитель TBCLK 00 Режим TBR RC EQU 1/2/4/ ACLK 01 счета Очистка 8 10 12 SMCLK 10 CNTLx TBCLR TBCLGRPx 01 Установка TBIFG Логика загрузки группы CCR CCR CCR CCR CCR CCR CCISx CCR CMx Logic COV SCS CCI6A Режим CCI6B захвата TBCCR Тактирование GND Синхр. таймера VCC Загрузка CLLDx Логика Защелка захвата TBCL CCI загрузки группы VCC Компаратор TBR=0 CCR EQU EQU CCR4 CAP Вверх/вниз CCR Установка TBCCR6 CCIFG OUT Модуль D Set Q вывода 6 Сигнал OUT EQU Тактирование Reset таймера POR OUTMODx Рис. 12-1. Блок-схема таймера В • Все выходы таймера В могут быть переведены в третье (высокоимпедан сное) состояние • Функция бита SCCI не реализована в таймере В.

12.2. Работа таймера В Модуль таймера В конфигурируется программным обеспечением пользо вателя. Настройка и работа таймера В рассматривается в следующих разделах Библиотека Компэла MSP430x1xxFamily 12.2.1. 16-разрядный счетчик таймера 16-разрядный регистр таймера/счетчика TBR инкрементируется и декремен тируется (в зависимости от режима работы) по каждому нарастающему фронту тактового сигнала. Регистр TBR может программно читаться и записываться. По мимо этого, таймер может генерировать прерывание при его переполнении.

Регистр TBR может быть очищен установкой бита TBCLR. Установка TBCLR также очищает делитель тактовой частоты и направление счета для режима «вверх/вниз».

Примечание: Модификация регистров таймера В Рекомендуется останавливать таймер перед изменением режима работы (кроме операций с флагом прерывания и разрешения прерывания, и TBCLR) во избежание его ошибочной работы.

Когда TBCLK асинхронен тактовой частоте ЦПУ, любое чтение из TBR должно выполняться при неработающем таймере, в противном случае резуль тат может оказаться непредсказуемым. Любая запись в TBR приведет к немед ленному результату.

Длина TBR Таймер В конфигурируется для работы в качестве 8, 10, 12 или 16-разряд ного таймера с помощью битов CNTLx. Максимальное значение счета TBR(max) для выбранной длины соответственно составит 0FFh, 03FFh, 0FFFh и 0FFFFh.

Данные, записанные в регистр TBR в 8-ми, 10-ти и 12-разрядном режиме вы равниваются по правому знаку с нулями впереди.

Выбор источника тактирования и делитель В качестве источников тактовой частоты TBCLK могут выступать ACLK, SMCLK или внешние сигналы, поступающие через TBCLK или INCLK. Источник тактирования выбирается битами TBSSELx. Выбранный источник тактирования может подключаться к таймеру напрямую или через делитель на 2, 4 или 8 с помощью битов IDx. Делитель TBCLK сбрасывается при установке бита TBCLR.

12.2.2. Старт таймера Таймер может быть запущен или перезапущен следующими способами:

• Таймер считает, когда MCx > 0 и активен источник тактовых сигналов • Когда таймер находится в режиме счета «вверх» или «вверх/вниз», его можно остановить загрузкой нуля в TBCL0. Таймер может быть тогда и перезапущен при загрузке ненулевого значения в TBCL0. В этом случае таймер начинает инкрементирование вверх от нуля.

Библиотека Компэла Таймер B Раздел XII.

12.2.3. Управление режимом таймера Таймер имеет четыре режима работы, описанных в таблице 12-1: «стоп», «вверх», «непрерывный» и «вверх/вниз». Рабочий режим выбирается с помо щью битов MCx.

Таблица 12-1. Режимы таймера.

MCx Режим Описание 00 Стоп Останов таймера Таймер многократно считает от нуля до значения в регистре сравне 01 Вверх ния TBCL Таймер многократно считает от нуля до значения, выбранного бита 10 Непрерывный ми TBCNTLx.

Таймер многократно считает от нуля вверх до значения в TBCL0 и 11 Вверх/вниз назад до нуля.

Режим «вверх» Режим «вверх» используется, если период таймера должен быть отличен от количества отсчетов TBR(max). Таймер многократно считает вверх до значе ния в защелке сравнения TBCL0, которое определяет период, как показано на рис. 12-2. Количество отсчетов таймера в периоде равно TBCL0+1. Когда значе ние таймера равно TBCL0, таймер перезапускается на счет с нуля. Если режим «вверх» выбран, когда значение таймера больше чем в TBCL0, таймер немед ленно перезапускается на отсчет с нуля.

TBR (max) TBCL 0h Рис. 12-2. Режим «вверх» Флаг прерывания TBCCR0 CCIFG устанавливается, когда значение таймера равно значению TBCL0. Флаг прерывания TBIFG устанавливается, когда таймер пересчитывает от TBCL0 к нулю. На рис. 12-3 показан цикл установки флагов.

Изменение регистра периода TBCL При изменении TBCL0 во время работы таймера, когда TBCL0 находится в режиме непосредственной загрузки, если новый период больше старого или Библиотека Компэла MSP430x1xxFamily Тактирование таймера Таймер TBCL0 1 TBCL0 0h 1h TBCL0 1 TBCL0 0h Установка TBIFG Установка TBCCR0 CCIFG Рис. 12-3. Установка флагов в режиме «вверх» больше текущего значения счета, таймер считает вверх к новому периоду. Если новый период меньше текущего значения счета, таймер обнуляется. Однако, может произойти один дополнительный отсчет перед обнулением счетчика.

Непрерывный режим В непрерывном режиме таймер многократно считает вверх до значения TBR(max) и перезапускается от нуля, как показано на рис. 12-4. Защелка сравне ния TBCL0 работает подобно другим регистрам захвата/сравнения.

TBR (max) 0h Рис. 12-4. Непрерывный режим Флаг прерывания TBIFG устанавливается, когда таймер считает от TBR(max) к нулю. На рис. 12-5 показан цикл установки флагов.

Тактирование таймера TBR 1 TBR TBR 1 TBR Таймер 0h 1h (max) (max) 0h (max) (max) Установка TBIFG Рис. 12-5. Установка флагов в непрерывном режиме Использование непрерывного режима Непрерывный режим может использоваться для генерации независимых временных интервалов и выходных частот. Каждый раз по завершении интервала Библиотека Компэла Таймер B Раздел XII.

генерируется прерывание. Следующий временной интервал добавляется к защелке TBCLx в процедуре обработки прерывания. На рис. 12-6 показаны два раздельных временных интервала t0 и t1, добавляемые к регистрам захвата/сравнения. Выдерж ка временных интервалов осуществляется аппаратно, без участия программного обеспечения и без воздействия задержек прерывания. Может быть сгенерировано до трех (таймер В3) или до семи (таймер В7) независимых временных интервалов или выходных частот при использовании регистров захвата/сравнения.

TBCL1b TBCL1c TBCL0d TBCL0b TBCL0c TBR(max) TBCL1a TBCL1d TBCL0a 0h Прерывание EQU t0 t0 t Прерывание EQU t1 t1 t Рис. 12-6. Временные интервалы в «непрерывном» режиме Временные интервалы могут быть реализованы также в других режимах, в которых TBCL0 используется как регистр периода. Работа с ними более ком плексна, т.к. сумма старого значения TBCLx и нового периода может оказаться больше значения TBCL0. Когда сумма предыдущего значения TBCLx плюс tx больше содержимого TBCL0, для получения правильного временного интерва ла необходимо вычитать старое значение TBCL0.

Режим «вверх/вниз» Режим «вверх/вниз» используется, если период таймера должен отличать ся от величины отсчетов TBR(max), а также если требуется генерация симмет ричных импульсов. Таймер многократно считает вверх до значения в защелке сравнения TBCL0 и назад к нулю, как показано на рис. 12-7. Период в этом случае равен удвоенному значению TBCL0.

Примечание: TBCL0 > TBR(max) Если TBCL0 > TBR(max), счетчик работает так, как если бы был сконфигу рирован для непрерывного режима. Счет вниз от TBR(max) до нуля не произ водится.

Направление счета защелкивается. Это позволяет таймеру останавливать ся и перезапускаться с тем направлением счета, которое было до его остано Библиотека Компэла MSP430x1xxFamily TBCL 0h Рис. 12-7. Режим «вверх/вниз» ва. Если это не желательно, для сброса направления нужно использовать бит TBCLR. Бит TBCLR также очищает значение TBR и делитель TBCLK.

В режиме «вверх/вниз» флаг прерывания TBCCR0 CCIFG и флаг преры вания TBIFG устанавливаются один раз в период, разделяясь 1/2-ой периода таймера. Флаг прерывания TBCCR0 CCIFG устанавливается, когда таймер счита ет от TBCL0-1 до TBCL0, а TBIFG устанавливается, когда таймер завершает счет вниз от 0001h к 0000h. На рис. 12-8 показан цикл установки флагов.

Изменение значение регистра периода TBCL Когда изменяется TBCL0 во время работы таймера при выбранном направ Тактирование таймера Таймер TBCL0 1 TBCL0 TBCL0 1 TBCL0 2 1h 0h 1h Вверх/вниз Установка TBIFG Установка TBCCR0 CCIFG Рис. 12-8. Установка флагов в режиме «вверх/вниз» лении счета вниз и установленном непосредственном режиме загрузке TBCL0, таймер продолжает отсчет вниз до нуля. Новый период будет активизирован после завершения счета счетчика до нуля.

Если таймер считает вверх, когда новый период защелкнут в TBCL0, и но вый период больше или равен старому периоду или же больше текущего зна чения счета, таймер считает вверх до нового периода перед счетом вниз. Когда таймер считает вверх, а новый период меньше текущего значения счета в мо мент загрузки TBCL0, таймер начинает считать вниз. Однако, может произойти один дополнительный отсчет прежде, чем счетчик начнет считать вниз.

Библиотека Компэла Таймер B Раздел XII.

Использование режима «вверх/вниз» Режим «вверх/вниз» поддерживает приложения, требующие наличия «мертвого» времени между выходными сигналами (см. раздел Модуль вывода Таймера В). К примеру, чтобы избежать режима перегрузки, два выхода, управ ляющие H-мостом никогда не должны иметь высокий уровень одновременно.

В примере, показанном на рис. 12-9 «мертвое» время tdead задается так:

CBR(max) TBCL TBCL TBCL 0h "Мертвое" время Режим вывода 6:

"Переключение/Установка" Режим вывода 2:

"Переключение/Сброс" EQU1 EQU1 EQU1 EQU Генерируемые TBIFG TBIFG EQU0 EQU прерывания EQU3 EQU3 EQU3 EQU Рис. 12-9. Модуль вывода в режиме «вверх/вниз» tdead = ttimer (TBCL1 – TBCL3), где:

tdead – время, в течение которого оба выхода не активны;

ttimer – время цикла такта таймера;

TBCLx – содержимое защелки сравнения х.

Возможность одновременной загрузки сгруппированных защелок гаран тирует наличие «мертвого» времени.

12.2.4. Блоки захвата/сравнения Три или семь идентичных блоков захвата/сравнения TBCCRx представлены в таймере В. Любой из блоков может использоваться для захвата данных тай мера или для генерации временных интервалов.

Режим захвата Режим захвата выбирается, когда CAP=1. Режим захвата используется для регистрации временных событий. Он может быть использован для выполнения быстрых вычислений или измерений времени. Входы захвата CCIxA и CCIxB под Библиотека Компэла MSP430x1xxFamily ключаются к внешним выводам или внутренним сигналам и выбираются с помо щью битов CCISx. Биты CMx позволяют задать, как будет происходить захват: по переднему, по заднему или по обеим фронтам входного сигнала. Захват происхо дит по выбранному фронту входного сигнала. Если захват произошел, то:

• Значение таймера копируется в регистр TBCCRx • Устанавливается флаг прерывания CCIFG Уровень входного сигнала может быть прочитан в любое время через бит CCI. Устройства семейства MSP430x1xx могут иметь различные сигналы, под ключенные к CCIxA и CCIxB. См. справочное руководство конкретного устройс тва для выяснения подробностей подключения этих сигналов.

Сигнал захвата может быть асинхронен тактовой частоте таймера и вызы вать состояние гонки сигналов. При установке бита SCS захват синхронизирует ся со следующим тактовым импульсом таймера. Рекомендуется устанавливать бит SCS для синхронизации сигнала захвата с тактовыми импульсами таймера.

Это иллюстрируется на рис. 12-10.

Тактирование таймера n Таймер n 2 n 1 n+1 n+2 n+3 n+ CCI Захват Установка TBCCRx CCIFG Рис. 12-10. Сигнал захвата (SCS=1) Логика переполнения предусмотрена в каждом регистре захвата/сравне ния для индикации в случае, если произошел второй захват перед прочтением значения первого захвата. Когда это происходит, устанавливается бит COV, как показано на рис. 12-11. Бит COV должен сбрасываться программно.

Захват, инициируемый программным обеспечением Захваты могут быть инициированы программно. Биты CMx могут устанав ливаться для выполнения захвата на обоих фронтах. В этом случае программное обеспечение устанавливает бит CСIS1=1 и переключает бит CCIS0 для переключе ния сигнала захвата между VCC и GND, инициируя захват каждый раз, когда CCISO изменяет состояние:

MOV #CAP+SCS+CCIS1+CM_3,&TBCCTLx ;

Настройка TBCCTLx XOR #CCIS0,&TBCCTLx ;

TBCCTLx = TBR Библиотека Компэла Таймер B Раздел XII.

Ожидание Захват Чтение захвата Чтение Захват Захват принятого не принят принят захвата Захват Чтение захвата, захвата нет Захват Очистка бита COV в регистре TBCCTLx Принят второй Ожидание захват COV = Рис. 12-11. Цикл захвата Режим сравнения Режим сравнения выбирается, когда CAP=0. Режим сравнения используется для генерации выходных ШИМ – сигналов или прерываний через заданные временные интервалы. Когда TAR досчитывает до значения в TBCLx, происходит следующее:

• Устанавливается флаг прерывания CCIFG • Внутренний сигнал EQU= • EQU воздействует на вывод согласно режиму вывода Защелка сравнения TBCLx Защелка сравнения TBCCRx TBCLx хранит данные для сравнения со значени ем таймера в режиме сравнения. TBCLx буферизирована TBCCRx. Буферизация защелки сравнения дает пользователю контроль над обновлением периода срав нения. Пользователь не имеет прямого доступа к TBCLx. Сравниваемые данные записываются в каждый регистр TBCCRx и автоматически переносятся в TBCLx.

Синхронизация переноса из TBCCRx в TBCLx выбирается пользователем с помо щью битов CLLDx в соответствии с описанным в таблице 12-2.

Таблица 12-2. Варианты загрузки TBCLx CLLDx Описание 00 Новые данные переносятся из TBCCRx в TBCLx немедленно, когда записывается TBCCRx.

01 Новые данные переносятся из TBCCRx в TBCLx, когда TBR досчитывает до 0.

Библиотека Компэла MSP430x1xxFamily CLLDx Описание Новые данные переносятся из TBCCRx в TBCLx, когда TBR досчитывает до 0 в режимах 10 «вверх» и «непрерывный». Новые данные переносятся из TBCCRx в TBCLx, когда TBR досчитывает до старого значения TBCL0 или до 0 в режиме «вверх/вниз».

Новые данные переносятся из TBCCRx в TBCLx, когда TBR досчитывает до старого значения TBCLx.

Группировка защелок сравнения Несколько защелок сравнения могут быть сгруппированы вместе для одно временного обновления с помощью битов TBCLGRPx. При использовании групп биты CLLDx самого младшего TBCCRx в группе определяют вариант загрузки для каждой защелки группы, кроме случая, когда TBCLGRP=3, как показано в таблице 12-3. Биты CLLDx, управляющие TBCCRx, не должны устанавливаться в ноль. Ког да биты CLLDx управления регистром TBCCRx установлены в ноль, все защелки сравнения немедленно обновляются при выполнении записи в их соответствую щие регистры TBCCRx – группировки защелок сравнения не происходит.

При загрузке сгруппированных защелок сравнения необходимо соблю дать два условия. Во-первых, все регистры группы должны быть обновлены, даже когда новые данные TBCCRx равны старым данным TBCCRx. Во-вторых, должно произойти событие загрузки.

Таблица 12-3. Рабочие режимы защелок сравнения TBCLGRPx Группировка Управление обновлением 00 Нет Индивидуальное TBCL1 + TBCL2 TBCCR 01 TBCL3 + TBCL4 TBCCR TBCL5 + TBCL6 TBCCR TBCL1 + TBCL2 + TBCL3 TBCCR TBCL4 + TBCL5 + TBCL6 TBCCR TBCL0 + TBCL1 + TBCL2 +TBCL 11 TBCCR + TBCL4 + TBCL5 + TBCL 12.2.5. Модуль вывода Каждый блок захвата/сравнения содержит модуль вывода. Модуль вывода используется для генерации выходных сигналов, таких как ШИМ-сигналы. Каж дый модуль вывода имеет восемь рабочих режимов, которые генерируют сигналы, основываясь на сигналах EQU0 и EQUx. Функция ножки TBOUTH может использо ваться для установки всех выходов таймера В в «третье» (высокоимпедансное) состояние. Когда для ножки выбрана функция TBOUTH и на вывод подан высокий лог. уровень, все выходы таймера В находятся в «третьем» состоянии.

Библиотека Компэла Таймер B Раздел XII.

Режимы вывода Режимы вывода задаются битами OUTMODx, а их описание приведено в таблице 12-4. Сигнал OUTx изменяется по нарастающему фронту тактового сиг нала таймера во всех режимах, кроме режима 0. Режимы вывода 2, 3, 6 и 7 не используются для модуля вывода 0, поскольку EQUx=EQU0.

Таблица 12-4. Режимы вывода.

OUTMODx Режим Описание Выходной сигнал OUTx определяется битом OUTx.

000 Вывод Сигнал OUTx изменяется немедленно при изменении OUTx.

Выход устанавливается, когда таймер досчитывает до значения в TBCLx. Он остается установленным до 001 Установка сброса таймера или до выбора другого режима выво да и воздействия на выход.

Выход переключается, когда таймер досчитывает 010 Переключение/сброс до значения TBCLx. Он сбрасывается, когда таймер досчитывает до значения TBCL0.

Выход устанавливается, когда таймер досчитывает 011 Установка/сброс до значения TBCLx. Он сбрасывается, когда таймер досчитывает до значения TBCL0.

Выход переключается, когда таймер досчитывает до 100 Переключение значения TBCLx. Период выходного сигнала равен удвоенному периоду таймера.

Выход сбрасывается, когда таймер досчитывает до 101 Сброс значения TBCLx. Он остается сброшенным до выбора другого режима вывода и воздействия на выход.

Выход переключается, когда таймер досчитывает до 110 Переключение/установка значения TBCLx. Он устанавливается, когда таймер досчитывает до значения TBCL0.

Выход сбрасывается, когда таймер досчитывает до 111 Сброс/установка значения TBCLx. Он устанавливается, когда таймер досчитывает до значения TBCL0.

Пример вывода – таймер в режиме «вверх» Сигнал OUTx изменяется, когда таймер досчитывает вверх до значения TBCLx и обратно от TBCL0 к нулю, в зависимости от режима вывода. Пример с использованием TBCL0 и TBCL1 показан на рис. 12-12.

Пример вывода – таймер в непрерывном режиме Сигнал OUTx изменяется, когда таймер достигает значений TBCLx и TBCL0, в зависимости от режима вывода. Пример с использованием TBCL0 и TBCL показан на рис. 12-13.

Библиотека Компэла MSP430x1xxFamily TBR(max) TBCL TBCL 0h Режим вывода 1:

Установка Режим вывода 2:

Переключение/Сброс Режим вывода 3:

Установка/Сброс Режим вывода 4:

Переключение Режим вывода 5:

Сброс Режим вывода 6:

Переключение/Установка Режим вывода 7:

Сброс/Установка EQU0 EQU1 EQU0 EQU1 EQU0 События, вызывающие TBIFG TBIFG TBIFG прерывание Рис. 12-12. Пример вывода – таймер в режиме «вверх» Пример вывода – таймер в режиме «вверх/вниз» Сигнал OUTx изменяется, когда таймер равен TBCLx при любом направле нии счета, либо когда таймер равен TBCL0, в зависимости от режима вывода.

Пример с использованием TBCL0 и TBCL3 показан на рис. 12-14.

Примечание: Переключение между режимами вывода При переключении между режимами вывода один из битов OUTMODx должен оставаться установленным во время перехода между режимами, кро ме переключения в режим 0. В противном случае может произойти сбой, пос кольку режим вывода 0 декодирует элемент NOR (НЕ-ИЛИ). Безопасный метод переключения между режимами вывода заключается в использовании режима вывода 7 как переходного состояния:

BIS #OUTMOD_7,&TBCCTLx ;

Установка режима вывода = BIC #OUTMODx,&TBCCTLx ;

Очистка ненужных битов Библиотека Компэла Таймер B Раздел XII.

TBR(max) TBCL TBCL 0h Режим вывода 1:

Установка Режим вывода 2:

Переключение/Сброс Режим вывода 3:

Установка/Сброс Режим вывода 4:

Переключение Режим вывода 5:

Сброс Режим вывода 6:

Переключение/Установка Режим вывода 7:

Сброс/Установка События, вызывающие TBIFG EQU1 EQU0 TBIFG EQU1 EQU прерывания Рис. 12-13. Пример вывода – таймер в «непрерывном» режиме 12.2.6. Прерывания Таймера В С 16-разрядным модулем таймера В связаны два вектора прерываний:

• Вектор прерывания TBCCR0 для TBCCR0 CCIFG • Вектор прерывания TBIV для всех других флагов CCIFG и TBIFG В режиме захвата любой флаг CCIFG устанавливается, когда значение тай мера зафиксировано в соответствующем регистре TBCCRx. В режиме сравне ния устанавливается любой флаг CCIFG, если TBR досчитал до соответствую щего значения TBCLx. Программное обеспечение может также устанавливать или очищать любой флаг CCIFG. Все флаги CCIFG запрашивают прерывания, когда установлены их соответствующие биты CCIE и бит GIE.

Вектор прерывания TBCCR Флаг TBCCR0 CCIFG обладает наивысшим приоритетом прерывания Тай мера B и имеет специализированный вектор прерывания, как показано на Библиотека Компэла MSP430x1xxFamily TBR(max) TBCL TBCL 0h Режим вывода 1:

Установка Режим вывода 2:

Переключение/Сброс Режим вывода 3:

Установка/Сброс Режим вывода 4:

Переключение Режим вывода 5:

Сброс Режим вывода 6:

Переключение/Установка Режим вывода 7:

Сброс/Установка EQU3 EQU3 EQU3 EQU TBIFG EQU0 TBIFG EQU0 События, вызывающие прерывание Рис. 12-14. Пример вывода – таймер в режиме «вверх/вниз» рис. 12-15. Флаг TBCCR0 CCIFG автоматически сбрасывается, когда обслужива ется запрос на прерывание TBCCR0.

Захват CCIE Set EQU0 IRQ, запрос обработки D Q CAP прерывания Тактирование Reset таймера IRACC, прием запроса POR на прерывание Рис. 12-15. Флаг прерывания TBCCR0 захвата/сравнения Библиотека Компэла Таймер B Раздел XII.

Генератор вектора прерывания TBIV Флаг TBIFG и флаги TBCCRx CCIFG (кроме TBCCR0 CCIFG) распределены по при оритетам и объединены в источник одного вектора прерывания. Регистр вектора пре рывания TBIV используется для определения, какой флаг запросил прерывание.

Разрешенное прерывание с наивысшим приоритетом (кроме TBCCR CCIFG) генерирует число в регистре TBIV (см. описание регистра). Можно оце нить это число или добавить его к программному счетчику для автоматическо го входа в соответствующую процедуру программы. Запрещенные прерывания таймера В не воздействуют на значение TBIV.

Любой тип доступа: чтение или запись регистра TBIV автоматически сбра сывает флаг наивысшего ожидающего прерывания. Если установлен другой флаг прерывания, будет немедленно сгенерировано другое прерывание после обработки изначального прерывания. К примеру, если флаги TBCCR1 и TBCCR CCIFG установлены, когда процедура обработки прерывания обращается к ре гистру TBIV, флаг TBCCR1 CCIFG автоматически сбрасывается. После выпол нения команды процедуры обработки прерывания RETI, флаг TBCCR2 CCIFG генерирует другое прерывание.

Пример программного обеспечения, использующего TBIV Приведенный далее пример программного обеспечения показывает реко мендуемое использование TBIV и величину издержек времени на управление.

Значение TBIV добавляется к программному счетчику РС для автоматического перехода к соответствующей программной процедуре.

Числа в правом поле показывают необходимое количество циклов ЦПУ для каждой команды. Программные издержки различных источников преры вания включают задержку прерывания и циклы возврата из прерывания, но не учитывают собственно время обработки задачи. Задержки делятся на:

• Блок захвата/сравнения CCR0 11 циклов • Блоки захвата/сравнения с CCR1 по CCR6 16 циклов • Переполнение таймера TBIFG 14 циклов Следующий пример программного обеспечения показывает рекомендуе мое использование TBIV для таймера В3:

;

Обработчик прерывания для TBCCR0 CCIFG. Циклы СCIFG_0_HND... ;

Начало времени задержки обработчика прерывания RETI ;

Обработчик прерывания для TBIFG, TBCCR1 и TBCCR2 CCIFG.

TB_HND $ ;

Задержка прерывания ADD &TBIV,PC ;

Добавление смещения к таблице переходов RETI ;

Вектор 0: Нет прерывания JMP CCIFG_1_HND ;

Вектор 2: Модуль 1 Библиотека Компэла MSP430x1xxFamily JMP CCIFG_2_HND ;

Вектор 4: Модуль 2 RETI ;

Вектор RETI ;

Вектор RETI ;

Вектор RETI ;

Вектор TBIFG_HND ;

Вектор 14: Флаг TIMOV... ;

Задача стартует здесь RETI CCIFG_2_HND ;

Вектор 4: Модуль... ;

Задача стартует здесь RETI ;

Назад к главной программе ;

Модуль 1 обработчика позволяет узнать, ;

что ожидается любое другое прерывание:

;

на это тратится 5 циклов, но 9 циклов можно ;

сэкономить, если ожидается другое прерывание CCIFG_1_HND ;

Вектор 6: Модуль... ;

Задача стартует здесь JMP TB_HND ;

Просмотр ожидающих прерываний 12.3. Регистры таймера В Перечень регистров таймера В приведен в таблице 12-5.

Таблица 12-5. Регистры Таймера В.

Краткое Тип Исходное Регистр Адрес обозначение регистра состояние Управление Таймером В TBCTL Чтение/запись 0180h Сброс с POR Счетчик Таймера В TBR Чтение/запись 0190h Сброс с POR Регистр 0 управления захватом/ TBCCTL0 Чтение/запись 0182h Сброс с POR сравнением таймера В Регистр 0 захвата/сравнения тай TBCCR0 Чтение/запись 0192h Сброс с POR мера В Регистр 1 управления захватом/ TBCCTL1 Чтение/запись 0184h Сброс с POR сравнением таймера В Регистр 1 захвата/сравнения тай TBCCR1 Чтение/запись 0194h Сброс с POR мера В Регистр 2 управления захватом/ TBCCTL2 Чтение/запись 0186h Сброс с POR сравнением таймера В Регистр 2 захвата/сравнения тай TBCCR2 Чтение/запись 0196h Сброс с POR мера В Регистр 3 управления захватом/ TBCCTL3 Чтение/запись 0188h Сброс с POR сравнением таймера В Регистр 3 захвата/сравнения тай TBCCR3 Чтение/запись 0198h Сброс с POR мера В Библиотека Компэла Таймер B Раздел XII.

Краткое Тип Исходное Регистр Адрес обозначение регистра состояние Регистр 4 управления захватом/ TBCCTL4 Чтение/запись 018Ah Сброс с POR сравнением таймера В Регистр 4 захвата/сравнения тай TBCCR4 Чтение/запись 019Ah Сброс с POR мера В Регистр 5 управления захватом/ TBCCTL5 Чтение/запись 018Ch Сброс с POR сравнением таймера В Регистр 5 захвата/сравнения таймера В TBCCR5 Чтение/запись 019Ch Сброс с POR Регистр 6 управления захватом/ TBCCTL6 Чтение/запись 018Eh Сброс с POR сравнением таймера В Регистр 6 захвата/сравнения тай TBCCR6 Чтение/запись 019Eh Сброс с POR мера В Вектор прерывания Таймера В TBIV Только чтение 011Eh Сброс с POR TBCTL, регистр управления таймером В 15 14 13 12 11 10 9 Не Не TBCLGRPx CNTLx TBSSELx используется используется rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 Не IDx MCx TBCLR TBIE TBIFG используется rw (0) rw (0) rw (0) rw (0) rw (0) w (0) rw (0) rw (0) Не используется Бит 15 Не используется Группировка TBCLx 00 – Каждая защелка TBCLx загружается независимо 01 – TBCL1+TBCL2 (биты TBCCR1 CLLDx управляют обновлением) TBCL3+TBCL4 (биты TBCCR3 CLLDx управляют обновлением) TBCL5+TBCL6 (биты TBCCR5 CLLDx управляют обновлением) TBCL0 независим TBCLGRP Биты 14-13 10 – TBCL1+TBCL2+TBCL3 (биты TBCCR1 CLLDx управляют обнов лением) TBCL4+TBCL5+TBCL6 (биты TBCCR4 CLLDx управляют обнов лением) TBCL0 независим 11 – TBCL0+TBCL1+TBCL2+TBCL3+TBCL4+TBCL5+TBCL (биты TBCCR1 CLLDx управляют обновлением) Длина счетчика 00 – 16-разрядный, TBR(max) = 0FFFFh CNTLx Биты 12-11 01 – 12-разрядный, TBR(max) = 0FFFh 10 – 10-разрядный, TBR(max) = 03FFh 11 – 8-разрядный, TBR(max) = 0FFh Библиотека Компэла MSP430x1xxFamily Не используется Бит 10 Не используется Выбор источника тактирования таймера В 00 – TBCLK TBSSELx Биты 9-8 01 – ACLK 10 – SMCLK 11 – инвертированный INCLK Входной делитель. Эти биты позволяют выбрать коэффициент деления для входной тактовой частоты.

00 – / IDx Биты 7- 01 – / 10 – / 11 – / Выбор режима. Установка MCx=00h, когда таймер В не использует ся, позволяет уменьшить потребляемую мощность.

00 – Режим «останов»: таймер остановлен 01 – Режим «вверх»: таймер считает вверх к TBCL MCx Биты 5- 10 – Непрерывный режим: таймер считает вверх к значению, уста новленному TBCNTLx 11 – Режим «вверх/вниз»: таймер считает вверх к TBCL0, затем вниз к 0000h Не используется Бит 3 Не используется Очистка таймера В. Установка этого бита сбрасывает TBR, IDx и TBCLR Бит 2 выбранное направление счета. Бит TBCLR автоматически сбрасы вается и всегда читается как нуль.

Разрешение прерывания от таймера В. Этот бит разрешает запрос прерывания TBIFG.

TBIE Бит 0 – Прерывание запрещено 1 – Прерывание разрешено Флаг прерывания таймера В TBIFG Бит 0 0 – Прерывание не ожидается 1 – Ожидается прерывание TBR, регистр таймера В 15 14 13 12 11 10 9 TBRx rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) 7 6 5 4 3 2 1 TBRx rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) TBRx Биты 15-0 Регистр таймера В. Регистр TBR является счетчиком таймера В.

Библиотека Компэла Таймер B Раздел XII.

TBCCTLx, регистр управления захватом/сравнением 15 14 13 12 11 10 9 CMx CCISx SCS CLLDx CAP rw (0) rw (0) rw (0) rw (0) rw (0) rw (0) r (0) rw (0) 7 6 5 4 3 2 1 OUTMODx CCIE CCI OUT COV CCIFG rw (0) rw (0) rw (0) rw (0) r rw (0) rw (0) rw (0) Режим захвата 00 – Нет захвата CMx Биты 15-14 01 – Захват по нарастающему (переднему) фронту 10 – Захват по заднему фронту 11 – Захват как по переднему, так и по заднему фронтам Выбор входа захвата/сравнения. Этими битами выбирается вход ной сигнал TBCCRx. См. справочное руководство конкретного устройства для выяснения подробностей подключения сигналов.

CCISx Биты 13-12 00 – CCIxA 01 – CCIxB 10 – GND 11 – VCC Синхронизация источника захвата. Этот бит используется для синхронизациивходного сигнала захвата с тактовым сигналом.

SCS Бит 0 – Асинхронный захват 1 – Синхронный захват Загрузка защелки сравнения. Эти биты определяют, какое собы тие вызовет загрузку защелки сравнения.

00 – TBCLx загружается при записи в TBCCRx CLLDx Бит 10-9 01 – TBCLx загружается, когда TBR досчитывает к нулю 10 – TBCLx загружается, когда TBR досчитывает к нулю (непре рывный режим или режим «вверх») 11 – TBCLx загружается, когда TBR досчитывает к TBCLx Режим захвата.

CAP Бит 8 0 – Режим сравнения 1 – Режим захвата Режим вывода. Режимы 2, 3, 6 и 7 не используются для TBCL0, поскольку EQUx=EQU0.

000 – Значение бита OUT 001 – Установка 010 – Переключение/сброс OUTMODx Биты 7- 011 – Установка/сброс 100 – Переключение 101 – Сброс 110 – Переключение/установка 111 – Сброс/установка Библиотека Компэла MSP430x1xxFamily Разрешение прерывания по захвату/сравнению. Этот бит разре шает запрос прерывания от соответствующего флага CCIFG.

CCIE Бит 0 – Прерывание запрещено 1 – Прерывание разрешено Вход захвата/сравнения. Выбранный входной сигнал может быть CCI Бит прочитан этим битом.

Выход. Этот бит указывает состояние вывода. Если выбран режи ма вывода 0, этот бит напрямую управляет состоянием выхода.

OUT Бит 0 – Низкий уровень выхода 1 – Высокий уровень выхода Переполнение захвата. Этот бит указывает, что произошло пере полнение захвата. Бит COV должен быть сброшен программно.

COV Бит 0 – Переполнения захвата не произошло 1 – Произошло переполнение захвата Флаг прерывания захвата/сравнения CCIFG Бит 0 0 – Прерывание не ожидается 1 – Ожидается прерывание TBIV, регистр вектора прерывания таймера В 15 14 13 12 11 10 9 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r 7 6 5 4 3 2 1 0 0 0 0 TBIVx r (0) r (0) r (0) r r0 r0 r0 r TBIVx Биты 15-0 Значение вектора прерывания таймера В Содержимое Источник Флаг Приоритет TBIV прерывания прерывания прерывания 00h Прерывание не ожидается – 02h Захват/сравнение 1 TBCCR1 CCIFG Высший 04h Захват/сравнение 2 TBCCR2 CCIFG 06h Захват/сравнение 3* TBCCR3 CCIFG 08h Захват/сравнение 4* TBCCR4 CCIFG 0Ah Захват/сравнение 5* TBCCR5 CCIFG 0Ch Захват/сравнение 6* TBCCR6 CCIFG 0Eh Переполнение таймера TBIFG Низший * Только в устройствах MSP430x14x, MSP430x16x.

Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

MSP430x1xxFamily MSP430x1xxFamily Периферийный интерфейс USART, режим UART Универсальный синхронно/асинхронный приемопередающий (USART) пе риферийный интерфейс поддерживает два последовательных режима в одном аппаратном модуле. Этот раздел описывает работу асинхронного режима UART.

USART0 реализован в устройствах MSP430x12xx, MSP430x13xx и MSP430x15x.

В дополнение к USART0 в устройствах MSP430x14x и MSP430x16x реализован второй идентичный USART модуль – USART1.

13.1. Введение в USART: режим UART В асинхронном режиме USART подключает MSP430 к внешней системе через два внешних вывода: URXD и UTXD. Режим UART выбирается при очистке бита SYNC.

Режим UART имеет следующие возможности:

• 7- или 8-разрядные данные с проверкой четности/нечетности и без кон троля четности • Независимые сдвиговые регистры передачи и приема • Раздельные буферные регистры передачи и приема • Передача и прием начинаются с младшего бита данных • Встроенные коммуникационные протоколы свободной линии и адресно го бита для многопроцессорных систем • Определение в приемнике стартового фронта сигнала для автоматичес кого пробуждения из режимов LPMx • Программируемая скорость передачи с модуляцией для поддержки дробных величин скоростей • Флаги статуса для обнаружения ошибок, блокировки и определения ад реса • Возможны независимые прерывания для приема и передачи На рис. 13-1 показан USART, сконфигурированный в режиме UART.

13.2. Работа USART: режим UART В режиме UART модуль USART передает и принимает символы на скоро сти, асинхронной другому устройству. Синхронизация каждого символа осно вана на выбранной скорости передачи USART. Для выполнения функций пере дачи и приема используется одинаковая скорость в бодах.

13.2.1. Инициализация и сброс USART Модуль USART сбрасывается сигналом PUC или при установке бита SWRST. После PUC бит SWRST автоматически устанавливается, оставляя 222 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

SWRST URXEx*URXEIE URXWIE SYNC= URXIFGx* Управление приемом FE PE OE BRK Статус приема Буфер приема UxRXBUF LISTEN MM SYNC SOMI RXERR RXWAKE Сдвиговый регистр приема 1 URXD SSEL1 SSEL0 SP CHAR PEV PENA UCLKS Генератор скорости UCLKI передачи STE ACLK Прескалер/Делитель UxBRx SMCLK SMCLK Модулятор UxMCTL UTXD SP CHAR PEV PENA Сдвиговый регистр WUT SIMO передачи TXWAKE Буфер передачи UxTXBUF UTXIFGx* Управление передачей SYNC CKPH CKPL SWRST UTXEx* TXEPT STC UCLK Фаза синхронизации UCLKI и полярность * См. справочное руководство конкретного устройства для выяснения расположения SFR Рис. 13-1. Блок-схема USART в режиме UART USART в состоянии сброса. Когда бит SWRST установлен, сброшены биты URXIEx, UTXIEx, URXIFGx, RXWAKE, TXWAKE, RXERR, BRK, PE, OE, FE и установ лены биты UTXIFGx и TXEPT. Флаги разрешения приема и передачи URXEx и UTXEx не изменяются битом SWRST. Очистка SWRST позволяет модулю USART функционировать. См. также раздел «Модуль USART, режим I2C» при реконфи гурировании USART0 из режима I2C в режим UART.

Примечание: Инициализация и реконфигурирование модуля USART Процесс инициализации/реконфигурирования USART необходимо выпол нять так:

Библиотека Компэла MSP430x1xxFamily 1) Установить SWRST (BIS.B #SWRST,&UxCTL) 2) Инициализировать все регистры USART установкой SWRST=1 (включая UxCTL) 3) Включить модуль USART через MEx SFRs (URXEx и/или UTXEx) 4) Программно очистить SWRST (BIC.B #SWRST,&UxCTL) 5) Разрешить прерывания (если необходимо) через IEx SFRs (URXIEx и/или UTXIEx) Невыполнение этой последовательности может привести к непредсказуе мому поведению USART.

13.2.2. Формат символа Формат символа USART, показанный на рис. 13-2, содержит стартовый бит, семь или восемь битов данных, бит контроля четности, адресный бит (в адресном режиме) и один или два стоповых бит. Период битов определяется выбранным источником тактовых импульсов и настройкой регистров скорости передачи.

Метка ST D0 D6 D7 AD PA SP SP Пространство [2 й стоповый бит, SP = 1] [Бит четности, PENA = 1] [Бит адреса, MM = 1] [Необязательный бит] [8 й бит данных, CHAR = 1] Рис. 13-2. Формат символа 13.2.3. Асинхронные коммуникационные форматы Когда два устройства обмениваются информацией асинхронно, в качестве протокола используется формат «свободная линия». Когда связываются три или более устройств, USART поддерживает многопроцессорные коммуникаци онные форматы со свободной линией и формат с адресным битом.

Многопроцессорный формат со свободной линией Когда MM=0, выбирается многопроцессорный формат со свободной лини ей. Блоки данных на линиях передачи или приема разделены временем простоя, как показано на рис. 13-3. Простой линии приема обнаруживается, когда приняты 10 или более непрерывных логических единиц (меток) после первого стопового бита символа. Когда для свободной линии используются два стоповых бита, вто рой стоповый бит принимается за первый маркерный бит периода простоя.

224 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

Блоки символов UTXDx/URXDx Периоды простоя из 10 бит и более Расширенный UTXDx/URXDx UTXDx/URXDx ST Адрес ST Данные SP Данные SP ST SP Первый фрейм в составе Фрейм в составе блока Фрейм в составе блока блока является адресом.

Он следует за периодом Период простоя менее 10 бит простоя из 10 или более бит Рис. 13-3. Формат свободной линии Первый символ, принятый после периода простоя является символом, содержащим адрес. Бит RXWAKE используется как адресный тэг для каждого фрейма. В многопроцессорном формате свободной линии этот бит установлен, когда принятый символ – адрес, помещенный в UxRXBUF.

Бит URXWIE используется для приема управляющих данных в многопро цессорном формате со свободной линией. Когда бит URXWIE установлен, все неадресные символы обрабатываются, но не перемещаются в UxRXBUF и пре рывания не генерируются. Когда принят адресный символ, приемник временно активизируется для переноса символа в UxRXBUF и установки флага преры вания URXIFGx. Любой соответствующий флаг ошибки также устанавливается.

Теперь пользователь может проверить корректность принятого адреса.

Если адрес принят, программное обеспечение пользователя может проверить правильность адреса и должно сбросить URXWIE для продолжения приема данных.

Если URXWIE остается установленным, будут приниматься только адресные симво лы. Бит URXWIE не изменяется автоматически аппаратным обеспечением USART.

При передаче адреса в многопроцессорном формате со свободной линией точный период простоя для генерации идентификаторов адресного символа на UTXDx может быть сгенерирован модулем USART. Флаг временного про буждения (WUT) – внутренний флаг с двойной буферизацией битом TXWAKE, доступным пользователю. Когда передатчик загружен из UxTXBUF, WUT также загружается из TXWAKE, сбрасывая бит TXWAKE.

Библиотека Компэла MSP430x1xxFamily Следующая процедура посылает фрейм простоя для указания, что далее следует символ адреса:

1) Устанавливается TXWAKE, что приводит к записи любого символа в UxTXBUF. UxTXBUF должен быть готов для новых данных (UTXIFGx=1).

Значение TXWAKE сдвигается в WUT и содержимое UxTXBUF сдвигается в сдвиговый регистр передачи, когда он готов для передачи новых данных.

Это приводит к установке бита WUT, который препятствует нормальной передаче битов старта, данных и контроля четности, поэтому происходит передача периода простоя длительностью точно 11 бит. Когда для свобод ной линии используются два стоповых бита, второй стоповый бит считает ся первым маркерным битом периода простоя. Бит TXWAKE сбрасывается автоматически.

2) Записывается желаемый адресный символ в UxTXBUF. UxTXBUF должен быть готов для новых данных (UTXIFGx=1).

Новый символ, представляющий заданный адрес, сдвигается наружу пос ле периода простоя, идентифицировавшего адрес на UTXDx. Необходима запись первого незначащего символа в UxTXBUF для сдвига бита TXWAKE в WUT и генерации состояния свободной линии. Эти данные отбрасывают ся и не появляются на UTXDx.

Многопроцессорный формат с адресным битом Когда MM=1, выбирается многопроцессорный формат с адресным битом.

Каждый обрабатываемый символ содержит дополнительный бит, используе мый как указатель адреса (см. рис. 13-4). Первый символ в блоке фреймов несет установленный бит адреса, который указывает, что этот символ является адресом. Бит USART RXWAKE устанавливается, когда принятый символ являет ся правильным адресом фрейма, помещенным UxRXBUF.

Бит URXWIE используется для приема управляющих данных в многопро цессорном формате с адресным битом. Когда бит URXWIE установлен, символы данных (бит адреса равен 0) обрабатываются приемником, но не перемещаются в UxRXBUF и прерывания не генерируются. Когда принятый символ содержит установленный адресный бит, приемник временно активизируется для перено са символа в UxRXBUF и установки флага прерывания URXIFGx. Любой соот ветствующий флаг ошибки также устанавливается.

Если адрес принят, программное обеспечение пользователя может долж но сбросить URXWIE для продолжения приема данных. Если URXWIE остается установленным, будут приниматься только адресные символы (адресный бит равен 1). Бит URXWIE не изменяется автоматически аппаратным обеспечением USART.

226 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

Блоки фреймов UTXDx/URXDx Не имеющие значения Расширенный периоды простоя UTXDx/URXDx UTXDx/URXDx ST Данные Адрес ST 1 SP Данные 0 SP ST 0 SP Первый фрейм в составе Бит AD фрейма равен блока является адресом. для данных в составе Бит AD фрейма равен 1 блока Период простоя значения не имеет Рис. 13-4. Многопроцессорный формат с адресным битом При передаче адреса в многопроцессорном режиме с адресным битом, адресный бит символа может изменяться путем записи бита TXWAKE. Зна чение бита TXWAKE загружается в адресный бит символа, перемещенного из UxTXBUF в сдвиговый регистр передачи, при этом бит TXWAKE автоматичес ки очищается. TXWAKE не должен очищаться программно. Он очищается ап паратными средствами USART после его переноса в WUT или при установке SWRST.

Автоматическое обнаружение ошибок Подавление импульсных помех предотвращает случайный запуск USART.

Любой сигнал низкого уровня на URXDx короче времени tt (около 300 нc) будет проигнорирован. См. руководство по применению конкретного устройства для выяснения точных параметров.

Когда длительность сигнала низкого уровня на URXDx превышает tt, этот сигнал мажоритарно принимается за стартовый бит. Если стартовый бит не бу дет мажоритарно обнаружен, модуль USART приостанавливает прием симво ла и ожидает следующего периода низкого уровня на URXDx. Мажоритарный принцип также используется для предотвращения поразрядных ошибок для каждого бита символа.

Модуль USART при приеме символов автоматически обнаруживает ошиб ки фрейма, четности, переполнения и прерывания (разрыва). Обнаружение ошибки приводит к установке соответствующих битов FE, PE, OE и BRK. При ус Библиотека Компэла MSP430x1xxFamily тановке любого из этих флагов также устанавливается RXERR. Ситуации сбоев описаны в таблице 13-1.

Таблица 13-1. Ошибки приема Ошибочное Описание состояние Ошибка фрейма (кадровой синхронизации) происходит при обнаружении Ошибка стопового бита с низким уровнем. Когда используется два стоповых бита, на фрейма ошибку фрейма проверяется только первый стоповый бит. При обнаружении ошибки фрейма устанавливается бит FE.

Ошибка четности – несоответствие между числом единиц в фрейме и значе Ошибка чет- нием бита четности. Когда бит адреса включен в фрейм, он учитывается при ности определении четности. При обнаружении ошибки четности устанавливается бит PE.

Ошибка пе- Ошибка переполнения появляется в случае, когда символ загружается в реполнения UxRXBUF до прочтения предыдущего символа. Когда происходит перполнение, приема устанавливается бит OE.

Состояние разрыва – это период 10 или более нулевых битов, принятых на Ошибка URXDx после пропущенного стопового бита. Когда обнаруживается состояние прерывания разрыва, устанавливается бит BRK. Состояние разрыва также устанавливает (разрыва) флаг прерывания URXIFGx.

Если обнаружена ошибка фрейма, четности или состояние разрыва и URXEIE=0, никакой символ не принимается в UxRXBUF. Когда URXEIE=1, сим волы принимаются в UxRXBUF и устанавливается любой соответствующий бит ошибки.

Когда любой из битов FE, PE, OE, BRK или RXERR установлен, он оста ется установленным до сброса программным обеспечением или до чтения UxRXBUF.

13.2.4. Разрешение приема USART Бит разрешения приема URXEx разрешает или запрещает получение дан ных на URXDx, как показано на рис. 13-5. Отключение приемника USART при водит к останову операции приема, начиная с символа, следующего за получае мым в настоящий момент символом или немедленно, если прием не выполня ется. Буфер принимаемых данных UxRXBUF содержит символ, перемещенный из сдвигового регистра RX после его приема.

Примечание: Повторное разрешение работы приемника (установкой URXEx): режим UART Если приемник отключен (URXEx=0), его включение (URXEx=1) выполня ется асинхронно любому потоку данных, который может присутствовать в этот 228 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

Неправильный URXEx = стартовый бит Символ не скомплектован URXEx = Состояние Комплекто URXEx = Условие обработки Прием простоя вание правильный символа прерывания запрещен (приемник стартовый приемником URXEx = выключен) бит Символ принят URXEx = URXEx = Рис. 13-5. Диаграмма состояний при разрешении приема момент на URXDx. В этом случае синхронизация может быть выполнена путем проверки свободного состояния линии перед приемом правильного символа (см. URXWIE).

13.2.5. Разрешение передачи USART Передатчик USART включен, когда установлен бит UTXEx. Передача иниции руется путем записи данных в UxTXBUF. При этом данные перемещаются в сдви говый регистр передачи на следующем после опустошения сдвигового регистра TX импульсе BITCLK и передача начинается. Этот процесс показан на рис. 13-6.

Если бит UTXEx сбрасывается, передача прекращается. Выполнение опе Данные не записываются UTXEx = Не завершено в буфер передачи UTXEx = Состояние UTXEx = Условие обработки Передача простоя Выполнение запрещена (передатчик Данные передачи прерывания записываются UTXEx = включен) в буфер передачи Символ передан UTXEx = UTXEx = 0, переданы последние введенные в буфер данные Рис. 13-6. Диаграмма состояний при разрешении передачи раций перемещения любых данных в UxTXBUF и передачи любых данных в сдвиговый регистр передачи, начатых до очистки бита UTXEx будет продолже но, пока передача не закончится.

Библиотека Компэла MSP430x1xxFamily Если передатчик включен (UTXEx=1), данные не будет записываться в UxTXBUF, пока его готовность принимать новые данные не будет объявлена ус тановкой UTXIFGx=1. Нарушение этого может привести к ошибочной передаче, т.к. измененные данные будет перемещены в сдвиговый регистр TX.

Рекомендуется отключать передатчик (UTXEx=0) только после завершения любой выполнявшейся передачи. На это указывает установка бита опустошения передатчика (TXEPT=1). Любые данные, записанные в UxTXBUF в тот момент, когда передатчик отключен, будут находится в буфере, но не будут помещены в сдвиговый регистр передачи или переданы. Однократная установка UTXEx вы зовет немедленную загрузку в сдвиговый регистр передачи данных из буфера передачи и возобновит передачу символа.

13.2.6. Контроллер скорости передачи UART Контроллер (генератор) скорости передачи USART может создавать стан дартные скорости передачи от источников нестандартных частот. Контроллер скорости передачи использует один прескалер/делитель и модулятор, показан ные на рис. 13-7. Эта комбинация позволяет получить дробные коэффициен ты деления при генерации скорости передачи в бодах. Максимальная скорость передачи USART составляет одну треть источника таковой частоты USART BRCLK.

215 28 27... N =...

SSEL1 SSEL UxBR1 UxBR UCLKI 8 BRCLK ACLK 16 разрядный счетчик R SMCLK............

Q15 Q SMCLK FF Сравнение +0 или 1 (0 или 1) BITCLK Триггер R Сдвиговый регистр данных R модуляции (первый младший бит) mX m7 m UxMCTL Стартовый бит Рис. 13-7. Контроллер генератора передачи MSP Синхронизация каждого бита показана на рис. 13-8. Для каждого получен ного бита используется мажоритарный принцип определения значения бита.

Мажоритарные выборки происходят в N/2-1, N/2 и N/2+1 периоды BRCLK, где N – число импульсов BRCLKs на один импульс BITCLK.

230 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

Мажоритарный выбор: (m=0) (m= 1) Стартовый бит BRCLK 1 N/2 N/2 1 N/2 2 1 N/2 N/2 Счетчик N/2 N/2 1 N/2 1 0 N/2 N/2 1 1 0 N/ BITCLK INT(N/2) + m(= 0) Nчетн.: INT(N/2) INT(N/2) + m(= 1) Nнечетн.: INT(N/2) + R(= 1) Период бита m: соответствующий бит модуляции R: остаток от деления N/ Рис. 13-8. Синхронизация скорости передачи BITCLK Синхронизация скорости передачи бит Первая ступень контролера скорости передачи – 16-разрядный счетчик и компаратор. В начале передачи или приема каждого бита счетчик загружает ся величиной INT(N/2), где N – значение, сохраненное в комбина4ции UxBR и UxBR1. Счетчик перезагружает INT(N/2) каждый полупериод периода бита, обеспечивая полный период бита N BRCLK. Для данного источника тактиро вания BRCLK, скорость передачи определяется требуемым коэффициентом деления N:

N = BRCLK / скорость передачи в бодах;

Коэффициент деления N зачастую является нецелым числом, целочис ленная часть которого может быть принята прескалером/делителем. Вторая ступень генератора скорости передачи – модулятор, используемый для мак симально точного учета дробной части. Коэффициент деления N в этом случае определяется так:

n N UxBR, m i n i где:

N – получаемый коэффициент деления;

UxBR – 16-разрядное представление регистров UxBR0 и UxBR1;

i – позиция бита в фрейме;

n – общее количество битов в фрейме;

mi – данные каждого соответствующего модуляционного бита (1 или 0).

BITCLK может подстраиваться от бита к биту с помощью модулятора для удовлетворения потребностей в синхронизации в случае, когда необходим де Библиотека Компэла MSP430x1xxFamily BRCKL BRCLK Скорость_ передачи n N UxBR m i n i литель нецелого числа. Синхронизация каждого бита расширяется одним так товым циклом BRCLK, если бит модулятора mi установлен. Каждый раз при получении или передаче бита, следующий бит в регистре управления модуляци ей определяет синхронизацию этого бита. Установленный модуляционный бит увеличивает коэффициент деления на единицу, в то же время очищенный бит модуляции сохраняет коэффициент деления, заданный UxBR.

Синхронизация стартового бита определяется UxBR плюс m0, следующего бита UxBR плюс m1 и так далее. Модуляционная последовательность начинается с младшего бита. Когда символ содержит более 8 бит, модуляционная последователь ность вновь начинается с m0 и продолжается до окончания обработки всех битов.

Определение модуляционного значения Определение модуляционного значения – интерактивный процесс. Ис пользование формулы ошибки синхронизации, начиная со стартового бита, позволяет рассчитать ошибку для каждого бита с последующей установкой или сбросом соответствующего бита модуляции. Модуляционный бит устанавлива ется с наименьшей выбранной ошибкой и рассчитанной ошибкой следующего бита. Этот процесс продолжается до минимизации ошибок всех битов. Если фрейм содержит более 8 бит, модуляционные биты повторяются. К примеру, 9-й бит фрейма использует бит модуляции 0.

Синхронизация битов при передаче Синхронизация каждого символа в совокупности представляет собой сум му синхронизаций отдельных разрядов. При модуляции каждого бита сокраща ется накапливающая поразрядная погрешность. Индивидуальную разрядную погрешность можно рассчитать так:

где:

n baudrate Ошибка [%] j 1 UxBR j 100%, ( ) m ( ) i BRCLK i baudrate – желаемая скорость передачи в бодах;

BRCLK – входная частота: UCLKI, ACLK или SMCLK;

j – позиция бита – 0 для стартового бита, 1 для бита данных D0 и т.д.;

UxBR – коэффициент деления в регистрах UxBR1 и UxBR0.

Например, ошибки передачи при приведенных ниже условиях рассчиты ваются так:

232 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

baudrate = BRCLK = 32768 Гц (ACLK) UxBR = 13, так как идеальный коэффициент деления равен 13. UxMCTL = 6Bh: m7=0, m6=1, m5=1, m4=0, m3=1, m2=0, m1=1 и m0=1.

Сначала используется младший бит UxMCTL.

baudrate Ошибка _ стартового _ бита [%] (0 1) UxBR 1 1 100% 2.54% [ ] BRCLK baudrate Ошибка _ бита _ данных _ D0 [%] [(1 1) UxBR 2] 2 100% 5.08% BRCLK baudrate Ошибка _ бита _ данных _ D1 [%] [( ) 2 1 UxBR 2] 3 100% 0.29% BRCLK baudrate Ошибка _ бита _ данных _ D2 [%] [(3 1) UxBR 3] 4 100% 2.83% BRCLK baudrate Ошибка _ бита _ данных _ D3 [%] [(4 1) UxBR 3] 5 100% 1.95% BRCLK baudrate Ошибка _ бита _ данных _ D4 [%] [(5 1) UxBR 4] 6 100% 0.59% BRCLK baudrate Ошибка _ бита _ данных _ D5 [%] [(6 1) UxBR 5] 7 100% 3.13% BRCLK baudrate Ошибка _ бита _ данных _ D6 [%] [(7 1) UxBR 5] 8 100% 1.66% BRCLK baudrate Ошибка _ бита _ данных _ D7 [%] [(8 1) UxBR 6] 9 100% 0.88% BRCLK baudrate Ошибка _ бита _четности [%] [(9 1) UxBR 7] 10 100% 3.42% BRCLK baudrate Ошибка _ стопового _ бита _1[%] [(10 1) UxBR 7] 11 100% 1.37% BRCLK Результаты показывают, что максимальная поразрядная ошибка была 5,08% за период BITCLK.

Синхронизация битов при приеме Синхронизация приема состоит из двух источников ошибок. Первый – по битовая ошибка синхронизации. Второй – ошибка между появлением старто вого фронта и стартовым фронтом, принятым USART. На рис. 13-9 показаны асинхронные ошибки синхронизации между данными на выводе URXDx и внут ренним тактированием скорости передачи.

Библиотека Компэла MSP430x1xxFamily 0 1 i t t0 t ideal 1 2 3 4 5 6 7 8 9 10 11121314 1 2 3 4 5 6 7 8 9 10 11121314 1 2 3 4 5 BRCLK URXDx STD0D URXDS ST D0D tactual t t0 t Ошибка синхронизации ± 0,5xBRCLK Выборка URXDS Int(UxBR/2)+m0 = UxBR +m1 = 13+1 = 14 UxBR +m2 = 13+0 = Int (13/2)+1 = 6+1 = Принятый Принятый Принятый мажоритарный мажоритарный мажоритарный выбор выбор выбор Рис. 13-9. Ошибка приема Идеальное тактирование стартового бита tideal(0) есть половина тактирова ния скорости передачи tbaud rate, поскольку бит проверяется в середине этого пе риода. Идеальное тактирование скорости передачи tideal(i) для оставшихся битов символа есть тактирование скорости передачи tbaud rate. Ошибки каждого конкрет ного бита рассчитываются следующим образом:

baudrate UxBR n Ошибка [%] m0 int i UxBR 1 j 100%, 2 m i BRCLK i 1 где:

baudrate – желаемая скорость передачи в бодах;

BRCLK – входная частота, которую можно выбрать из UCLK, ACLK или SMCLK;

j – позиция бита – 0 для стартового бита, 1 для бита данных D0 и т.д.;

UxBR – коэффициент деления в регистрах UxBR1 и UxBR0.

Например, ошибки приема при приведенных ниже условиях рассчитыва ются так:

baudrate = BRCLK = 32768 Гц (ACLK) UxBR = 13, так как идеальный коэффициент деления равен 13. UxMCTL = 6Bh: m7=0, m6=1, m5=1, m4=0, m3=1, m2=0, m1=1 и m0=1.

Сначала используется младший бит UxMCTL.

234 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

baudrate Ошибка _ стартового _ бита [%] [2 (1 6) (0 UxBR 0)] 1 0 100% 2.54% BRCLK baudrate Ошибка _ бита _ данных _ D0 [%] [2 (1 6) (1 UxBR 1)] 1 1 100% 5.08% BRCLK baudrate Ошибка _ бита _ данных _ D1[%] [2 (1 6) (2 UxBR 1)] 1 2 100% 0.29% BRCLK baudrate Ошибка _ бита _ данных _ D2 [%] [2 (1 6) (3 UxBR 2)] 1 3 100% 2.83% BRCLK baudrate Ошибка _ бита _ данных _ D3 [%] [2 (1 6) (4 UxBR 2)] 1 4 100% 1.95% BRCLK baudrate Ошибка _ бита _ данных _ D4 [%] [2 (1 6) (5 UxBR 3)] 1 5 100% 0.59% BRCLK baudrate Ошибка _ бита _ данных _ D5 [%] [2 (1 6) (6 UxBR 4)] 1 6 100% 3.13% BRCLK baudrate Ошибка _ бита _ данных _ D6 [%] [2 (1 6) (7 UxBR 4)] 1 7 100% 1.66% BRCLK baudrate Ошибка _ бита _ данных _ D7 [%] [2 (1 6) (8 UxBR 5)] 1 8 100% 0.88% BRCLK baudrate Ошибка _ бита _ четности [%] [2 (1 6) (9 UxBR 6)] 1 9 100% 3.42% BRCLK baudrate Ошибка _ стопового _ бита _ 1[%] [2 (1 6) (10 UxBR 6)] 1 10 100% 1.37% BRCLK Результаты показывают, что максимальная поразрядная ошибка была 5,08% за период BITCLK.

Типовые скорости передачи и ошибки Стандартные скорости передачи данных в бодах для UxBR и UxMCTL при ведены в таблице 13-2 для часового кристалла (ACLK) на 32768 Гц и для типич ного значения SMCLK 1048576 Гц.

Ошибка приема – это накопленное время в сравнении с идеальным временем загрузки сдвигового регистра в середине каждого бита. Ошибка передачи – накопленное время ошибки в сравнении с идеальным временем периода бита.

Библиотека Компэла MSP430x1xxFamily Таблица 13-2. Наиболее часто используемые величины скорости передачи, скорость передачи данных в бодах и ошибки.

Деление на A: BRCLK = 32768 Гц B: BRCLK = 1048576 Гц Скорость передачи, A: B:

бод 1200 27.31 873.81 0 1B 03 -4/3 -4/3 ±2 03 69 FF 0/0.3 ± 2400 13.65 436.91 0 0D 6B -6/3 -6/3 ±4 01 B4 FF 0/0.3 ± 4800 6.83 218.45 0 06 6F -9/11 -9/11 ±7 0 DA 55 0/0.4 ± 9600 3.41 109.23 0 03 4A -21/12 -21/12 ±15 0 6D 03 -0.4/1 ± 19200 54.61 0 36 6B -0.2/2 ± 38400 27.31 0 1B 03 -4/3 ± 76800 13.65 0 0D 6B -6/3 ± 115200 9.1 0 09 08 -5/7 ± 13.2.7. Прерывания USART USART имеет один вектор прерывания для передачи и один вектор преры вания для приема.

Функционирование прерывания USART при передаче Флаг прерывания UTXIFGx устанавливается передатчиком для индикации готовности UxTXBUF к приему другого символа. Запрос прерывания генериру ется, если установлены флаги UTXIEx и GIE. UTXIFGx автоматически сбрасыва ется, если запрос прерывания обслужен или если символ записан в UxTXBUF.

UTXIFGx устанавливается после PUC или когда SWRST=1. UTXIEx сбрасы вается после PUC или когда SWRST=1. Это показано на рис. 13-10.

Функционирование прерывания USART при приеме Флаг прерывания URXIFGx устанавливается каждый раз при приеме сим вола и его загрузки в UxRXBUF. Запрос прерывания генерируется, если также установлены флаги URXIEx и GIE. URXIFGx и URXIEx сбрасываются сигналом системного сброса PUC или когда SWRST=1. URXIFGx сбрасывается автомати чески, если запрос прерывания обработан (когда URXSE=0) или когда прочитан UxRXBUF. Это показано на рис. 13-11.

URXEIE используется для разрешения или запрещения установки URXIFGx от ошибочных символов. В многопроцессорном адресном режиме URXWIE ис 236 Библиотека Компэла TX, % TX, % RX, % RX, % RX, % UxBR UxBR UxBR UxBR UxMCTL UxMCTL Макс. ошибка Макс. ошибка Макс. ошибка Макс. ошибка Ошибка синхр.

Периферийный интерфейс USART, режим UART Раздел XIII.

UTXIEx Q Clear PUC or SWRST Запрос обработки прерывания Set UTXIFGx V D Q CC Перемещение SWRST символа Clear из буфера в сдвиговый регистр Запись данных в UxTXBUF IRQA Рис. 13-10. Прерывание при передаче пользуется для автоматического обнаружения правильных символов адреса и отклонения нежелательных символов данных.

SYNC URXS Правильный стартовый бит S Получен полный символ URXSE From URXD Clear Отклонение ошибочного символа URXIEx PE FE Запрос обработки BRK URXEIE S прерывания URXIFGx URXWIE Clear SWRST RXWAKE PUC Принят символ Чтение UxRXBUF Отклонение символа, или URXSE не являющегося адресом обнаружен IRQA разрыв Рис. 13-11. Прерывание при приеме Два типа символов не устанавливают URXIFGx:

• Ошибочные символы при URXEIE= • Символы, не являющиеся адресом при URXWIE= Когда URXEIE=1, состояние разрыва установит бит BRK и флаг URXIFGx.

Библиотека Компэла MSP430x1xxFamily Функционирование механизма обнаружения стартового фронта при приеме Бит URXSE включает возможность обнаружения стартового фронта при приеме. Рекомендуется использовать возможность обнаружения стартового фронта при приеме, когда источником для BRCLK является DCO, который вы ключен из-за действующего режима пониженного энергопотребления. Ультра быстрое включение DCO позволяет выполнить прием символа после обнаруже ния стартового фронта.

Когда URXSE, URXIEx и GIE установлены и на URXDx появился стартовый фронт, будет установлен внутренний сигнал URXS. После установки URXS будет сгенерирован запрос на прерывание при приеме, но URXIFGx не установится.

Программное обеспечение пользователя в процедуре обработки прерывания приема может проверить URXIFGx для определения источника прерывания.

Если URXIFGx=0, обнаружен стартовый фронт, а когда URXIFGx=1, был принят правильный символ (или разрыв).

Если процедура обработки прерывания (ISR) обнаружила, что запрос прерывания поступил от стартового фронта, пользовательское программное обеспечение переключает URXSE и должно включить источник BRCLK, вернув шись из ISR в активный режим или в режим пониженного энергопотребления, в котором источник активен. Если возврат из ISR произошел в режим пони женного энергопотребления, в котором источник BRCLK неактивен, символ не будет принят. Переключение URXSE очищает сигнал URXS и вновь активирует возможность обнаружения стартового фронта для последующих символов. См.

раздел «Системный сброс, прерывания и режимы работы» для получения ин формации о входе и выходе из режимов пониженного энергопотребления.

Теперь активный BRCLK позволяет USART принять остаток символа. Пос ле приема полного символа и перемещения его в UxRXBUF устанавливается URXIFGx и снова запрашивается обработка прерывания. На входе ISR установка URXIFGx=1 показывает, что символ был получен. Флаг URXIFGx очищается, ког да программное обеспечение пользователя читает UxRXBUF.

;

Обработчик прерывания для условия старта фрейма ;

и приема символа. BRCLK=DCO.

U0RX_Int BIT.B #URXIFG0,&IFG2 ;

Проверка URXIFGx для определения JNE ST_COND ;

старт или символ ?

MOV.B &UxRXBUF,dst ;

Чтение буфера... ;

RETI ;

ST_COND BIC.B #URXSE,&U0TCTL ;

Очистка сигнала URXS BIS.B #URXSE,&U0TCTL ;

Повторное разрешение ;

определения фронта BIC #SCG0+SCG1,0(SP) ;

Включение BRCLK = DCO RETI ;

238 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

Примечание: Определение разрыва при остановленном тактировании UART Когда используется возможность определения стартового фронта при приеме символа, состояние разрыва не может быть выявлено, если источник BRCLK выключен.

Условия определения стартового фронта при приеме Когда URXSE=1, система подавления импульсных помех предотвращает случайный запуск USART. Любой сигнал низкого уровня на URXDx короче вре мени tt (около 300 нС) будет проигнорирован USART и запрос прерывания не будет сгенерирован, как показано на рис. 13-12. См. руководство по примене нию конкретного устройства для выяснения точных параметров.

URXDx URXS t Рис. 13-12. Подавление импульсной помехи – прием в USART не начинается Когда импульсная помеха дольше tt или на URXDx появился правильный стартовый бит, USART начинает операцию приема по мажоритарному принци пу, как показано на рис. 13-13. Если стартовый бит мажоритарно не обнаружен, USART останавливает прием символа.

Мажоритарный выбор URXDx URXS t Рис. 13-13. Подавление импульсной помехи, USART активен Если прием символа остановлен, активность BRCLK не требуется. Период простоя дольше продолжительности приема символа может использоваться программным обеспечением для индикации, что символ не был принят в ожи даемое время и программа может отключить BRCLK.

Библиотека Компэла MSP430x1xxFamily 13.3. Регистры USART: режим USART В таблице 13-3 приведен перечень регистров для всех устройств с моду лем USART. Таблица 13-4 справедлива только для устройств со вторым USART модулем – USART1.

Таблица 13-3. Регистры управления и статуса USART Краткое Тип Исходное Регистр Адрес обозначение регистра состояние Регистр управления USART U0CTL Чтение/запись 070h 001h после PUC Регистр управления передачей U0TCTL Чтение/запись 071h 001h после PUC Регистр управления приемом U0RCTL Чтение/запись 072h 000h после PUC Регистр управления модуляцией U0MCTL Чтение/запись 073h Не изменяется Регистр 0 управления скоростью U0BR0 Чтение/запись 074h Не изменяется передачи Регистр 1 управления скоростью U0BR1 Чтение/запись 075h Не изменяется передачи Регистр буфера приема U0RXBUF Чтение 076h Не изменяется Регистр буфера передачи U0TXBUF Чтение/запись 077h Не изменяется Регистр 1 включения модуля SFR* ME1 Чтение/запись 004h 000h после PUC Регистр 1 разрешения прерывания IE1 Чтение/запись 000h 000h после PUC SFR* Регистр 1 флага прерывания SFR* IFG1 Чтение/запись 002h 082h после PUC * Не применимо к устройствам `12xx. См. описания регистров для выяснения расположения регистров и бит у этих устройств.

Таблица 13-4. Регистры управления и статуса USART Краткое Тип Исходное Регистр Адрес обозначение регистра состояние Регистр управления USART U1CTL Чтение/запись 078h 001h после PUC Регистр управления передачей U1TCTL Чтение/запись 079h 001h после PUC Регистр управления приемом U1RCTL Чтение/запись 07Ah 000h после PUC Регистр управления модуляцией U1MCTL Чтение/запись 07Bh Не изменяется 240 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

Краткое Тип Исходное Регистр Адрес обозначение регистра состояние Регистр 0 управления скоростью U1BR0 Чтение/запись 07Ch Не изменяется передачи Регистр 1 управления скоростью U1BR1 Чтение/запись 07Dh Не изменяется передачи Регистр буфера приема U1RXBUF Чтение 07Eh Не изменяется Регистр буфера передачи U1TXBUF Чтение/запись 07Fh Не изменяется Регистр 2 включения модуля SFR ME2 Чтение/запись 005h 000h после PUC Регистр 2 разрешения прерывания IE2 Чтение/запись 001h 000h после PUC SFR Регистр 2 флага прерывания SFR IFG2 Чтение/запись 003h 000h после PUC Примечание: Изменение битов SFR Чтобы избежать изменения управляющих битов другими модулями, реко мендуется устанавливать или очищать биты IEx и IFGx с помощью команд BIS.

B или BIC.B вместо команд MOV.B или CLR.B.

UxCTL, регистр управления USART 7 6 5 4 3 2 1 PENA PEV SPB CHAR LISTEN SYNC MM SWRST rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw Включение контроля четности.

0 – Контроль четности отключен PENA Бит 7 1 – Контроль четности включен. Бит контроля четности сгенерирован (UTXDx) и ожидается (URXDx). В многопроцессорном режиме с адресным битом он учитывается при вычислении четности.

Выбор четности. PEV не используется, когда контроль четности отключен.

PEV Бит 6 00 – Нечетный 01 – Четный Выбор стопового бита. Количество передаваемых стоповых битов. Прием ник всегда проверяет один стоповый бит.

SPB Бит 0 – Один стоповый бит 1 – Два стоповых бита Библиотека Компэла MSP430x1xxFamily Длина символа. Можно выбрать 7-ми или 8-ми разрядный символ.

CHAR Бит 4 0 – 7-разрядные данные 1 – 8-разрядные данные Включение прослушивания. Бит LISTEN включает режим обратной петли.

LISTEN Бит 3 0 – Отключен 1 – Включен. UTXDx внутренне подключается назад к приемнику.

Включение синхронного режима SYNC Бит 2 0 – Режим UART 1 – Режим SPI Выбор многопроцессорного режима MM Бит 1 0 – Многопроцессорный протокол со свободной линией 1 – Многопроцессорный протокол с адресным битом Разрешение программного сброса SWRST Бит 0 0 – Отключен. Сброс USART не задействован 1 – Разрешен. Логика USART удерживается в состоянии сброса UxTCTL, регистр управления передачей USART 7 6 5 4 3 2 1 Не Не CKPL SSELx URXSE TXWAKE TXEPT используется используется rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw Не Бит 7 Не используется.

используется Выбор полярности тактового сигнала.

CKPL Бит 6 0 – UCLKI = UCLK 1 – UCLKI = инвертированный UCLK Выбор источника. Эти биты выбирают источник тактирования для BRCLK 00 – UCLKI SSELx Биты 5- 01 – ACLK 10 – SMCLK 11 – SMCLK UART принимает стартовый фронт. Бит включает возможность приема UART`ом стартового фронта.

URXSE Бит 0 – Отключено 1 – Включено «Пробуждение» передатчика TXWAKE Бит 2 0 – Следующий передаваемый фрейм - данные 1 – Следующий передаваемый фрейм – адрес Не Бит 1 Не используется используется 242 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

Флаг опустошения передатчика 0 – UART передает данные и/или данные ожидают в UxTXBUF TXEPT Бит 1 – Сдвиговый регистр передатчика и UxTXBUF пусты или SWRST= UxRCTL, регистр управления приемом USART 7 6 5 4 3 2 1 FE PE OE BRK URXEIE URXWIE RXWAKE RXERR rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw 0 rw Флаг ошибки фрейма FE Бит 7 0 – Нет ошибки 1 – Символ принят со стоповым битом низкого уровня Флаг ошибки контроля четности. Когда PENA=0, PE читается как 0.

PE Бит 6 0 – Нет ошибки 1 – Символ принят с ошибкой четности Флаг ошибки переполнения. Этот бит устанавливается, когда сим вол перемещен в UxRXBUF до завершения чтения предыдущего OE Бит 5 символа.

0 – Нет ошибки 1 – Произошла ошибка переполнения Флаг обнаружения разрыва BRK Бит 4 0 – Нет состояния разрыва 1 – Появилось состояние разрыва Разрешение прерывания при приеме ошибочного символа 0 – Ошибочный символ отклоняется, а URXIFGx не устанавлива URXEIE Бит ется 1 – Принятый ошибочный символ устанавливает URXIFGx Запуск приема с разрешением прерывания. Этот бит разрешает URXIFGx быть установленным, когда принят адресный символ.

Если URXEIE=0, символ адреса не будет устанавливать URXIFGx, URXWIE Бит если он принят с ошибками.

0 – Все принятые символы устанавливают URXIFGx 1 – Только принятые адресные символы устанавливают URXIFGx Флаг «пробуждения» при приеме RXWAKE Бит 1 0 – Принятый символ - данные 1 – Принятый символ – адрес Флаг ошибки приема. Этот бит показывает, что символ был принят с ошибкой (ошибками). Если RXERR=1, один или более флагов ошибок (FE, PE, OE, BRK) также устанавливаются. RXERR RXERR Бит очищается, когда UxRXBUF прочитан.

0 – Ошибки приема не обнаружены 1 – Обнаружена ошибка приема Библиотека Компэла MSP430x1xxFamily UxBR0, регистр 0 управления скоростью передачи USART 7 6 5 4 3 2 1 7 6 5 4 3 2 1 2 2 2 2 2 2 2 rw rw rw rw rw rw rw rw UxBR1, регистр 1 управления скоростью передачи USART 7 6 5 4 3 2 1 15 14 13 12 11 10 9 2 2 2 2 2 2 2 rw rw rw rw rw rw rw rw Правильный диапазон управления скоростью передачи лежит в пределах 3 UxBR < 0FFFFh, где UxBR = {UxBR1+UxBR0}. Если UxBRx UxBR < 3, произойдет непредсказуемая синхронизация приема и передачи.

UxMCTL, регистр управления модуляцией USART 7 6 5 4 3 2 1 m7 m6 m5 m4 m3 m2 m1 m rw rw rw rw rw rw rw rw UxMCTLx Биты 7-0 Биты модуляции. Эти биты выбирают модуляцию для BRCLK.

UxRXBUF, регистр буфера приема USART 7 6 5 4 3 2 1 7 6 5 4 3 2 1 2 2 2 2 2 2 2 rr r r r r rr Буфер принятых данных доступен пользователю и содержит последний принятый из сдвигового регистра приема символ.

Чтение UxRXBUF сбрасывает биты ошибок приема, бит RXWAKE и UxRXBUFx Биты 7- URXIFGx. В режиме 7-разрядных данных, UxRXBUF выравнивается по младшему разряду (LSB), а старший разряд (MSB) всегда сбрасывается.

244 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

UxTXBUF, регистр буфера передачи USART 7 6 5 4 3 2 1 7 6 5 4 3 2 1 2 2 2 2 2 2 2 rw rw rw rw rw rw rw rw Буфер передаваемых данных доступен пользователю и хранит данные, ожидающие перемещения в сдвиговый регистр передачи UxTXBUFx Биты 7-0 и отправку на UTXDx. Запись в буфер данных передачи очищает UTXIFGx. Старший разряд UxTXBUF не используется для 7-разряд ных данных и поэтому сбрасывается.

ME1, регистр 1 включения модуля 7 6 5 4 3 2 1 UTXE0* URXE0* rw 0 rw Разрешение передачи USART0. Этот бит включает передатчик USART0.

UTXE0* Бит 0 – Модуль выключен 1 – Модуль включен Разрешение приема USART0. Этот бит включает приемник USART0.

URXE0* Бит 0 – Модуль выключен 1 – Модуль включен Эти биты могут быть использованы другими модулями. См. спра Биты 5- вочные данные конкретного устройства.

* Не используется в устройствах MSP430x12xx. См. ME2 для битов включения модуля USART MSP430x12xx.

ME2, регистр 2 включения модуля 7 6 5 4 3 2 1 UTXE1 URXE1 UTXE0** URXE0** rw 0 rw 0 rw 0 rw Эти биты могут использоваться другими модулями. См. справоч Биты 7- ные данные конкретного устройства.

Библиотека Компэла MSP430x1xxFamily Включение передачи USART1. Этот бит включает передатчик USART1.

UTXE1 Бит 0 – Модуль выключен 1 – Модуль включен Включение приема USART1. Этот бит включает приемник USART1.

URXE1 Бит 4 0 – Модуль выключен 1 – Модуль включен Эти биты могут использоваться другими модулями. См. справоч Биты 3- ные данные конкретного устройства.

Включение передачи USART0. Этот бит включает передатчик USART0.

UTXE0** Бит 0 – Модуль выключен 1 – Модуль включен Включение приема USART0. Этот бит включает приемник USART0.

URXE0** Бит 0 0 – Модуль выключен 1 – Модуль включен ** Только в устройствах MSP430x12xx IE1, регистр 1 разрешения прерываний 7 6 5 4 3 2 1 UTXIE0* URXIE0* rw 0 rw Разрешение прерывания при передаче USART0. Этот бит разреша ет прерывание UTXIFG0.

UTXIE0* Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Разрешение прерывания при приеме USART0. Этот бит разрешает прерывание URXIFG0.

URXIE0* Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Эти биты могут быть использованы другими модулями. См. спра Биты 5- вочные данные конкретного устройства.

* Не используется в устройствах MSP430x12xx. См. IE2 для битов разрешения прерывания USART0 MSP430x12xx.

246 Библиотека Компэла Периферийный интерфейс USART, режим UART Раздел XIII.

IE2, регистр 2 разрешения прерывания 7 6 5 4 3 2 1 UTXIE1 URXIE1 UTXIE0** URXIE0** rw 0 rw 0 rw 0 rw Эти биты могут использоваться другими модулями. См. справоч Биты 7- ные данные конкретного устройства.

Разрешение прерывания при передаче USART1. Этот бит разреша ет прерывание UTXIFG1.

UTXIE1 Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Разрешение прерывания при приеме USART1. Этот бит разрешает прерывание URXIFG1.

URXIE1 Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Эти биты могут использоваться другими модулями. См. справоч Биты 3- ные данные конкретного устройства.

Разрешение прерывания при передаче USART0. Этот бит разреша ет прерывание UTXIFG0.

UTXIE0** Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено Разрешение прерывания при приеме USART0. Этот бит разрешает прерывание URXIFG0.

URXIE0** Бит 0 – Прерывание не разрешено 1 – Прерывание разрешено ** Только в устройствах MSP430x12xx IFG1, регистр 1 флагов прерываний 7 6 5 4 3 2 1 UTXIFG0* URXIFG0* rw 1 rw Флаг прерывания при передаче USART0. UTXIFG0 устанавливает ся, когда U0TXBUF пуст.

UTXIFG0* Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Библиотека Компэла MSP430x1xxFamily Флаг прерывания при приеме USART0. URXIFG0 устанавливается, когда в U0TXBUF принят полный символ.

URXIFG0* Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Эти биты могут быть использованы другими модулями. См. спра Биты 5- вочные данные конкретного устройства.

* Не используется в устройствах MSP430x12xx. См. IFG2 для битов флагов прерывания USART MSP430x12xx.

IFG2, регистр 2 флагов прерываний 7 6 5 4 3 2 1 UTXIFG1 URXIFG1 UTXIFG0** URXIFG0** rw 1 rw 0 rw 1 rw Эти биты могут использоваться другими модулями. См. справоч Биты 7- ные данные конкретного устройства.

Флаг прерывания при передаче USART1. UTXIFG1 устанавливает ся, когда U1TXBUF пуст.

UTXIFG1 Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания при приеме USART1. URXIFG1 устанавливается, когда в U1RXBUF принят полный символ.

URXIFG1 Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Эти биты могут использоваться другими модулями. См. справоч Биты 3- ные данные конкретного устройства.

Флаг прерывания при передаче USART0. UTXIFG0 устанавливает ся, когда U0TXBUF пуст.

UTXIFG0** Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается Флаг прерывания при приеме USART0. URXIFG0 устанавливается, когда в U0RXBUF принят полный символ.

URXIFG0** Бит 0 – Прерывание не ожидается 1 – Прерывание ожидается ** Только в устройствах MSP430x12xx 248 Библиотека Компэла Периферийный интерфейс USART, режим SPI Раздел XIV.

MSP430x1xxFamily MSP430x1xxFamily Периферийный интерфейс USART, режим SPI Универсальный синхронно/асинхронный приемопередающий (USART) периферийный интерфейс поддерживает два последовательных режима в одном аппаратном модуле. Этот раздел описывает работу синхронного пери ферийного интерфейса или режима SPI. USART0 реализован в устройствах MSP430x12xx, MSP430x13xx и MSP430x15x. В дополнение к USART0, в уст ройствах MSP430x14x и MSP430x16x реализован второй идентичный USART модуль – USART1.

14.1. Введение в USART: режим SPI В синхронном режиме USART подключает MSP430 к внешней системе че рез три или четыре вывода: SIMO, SOMI, UCLK и STE. Режим SPI выбирается, когда бит SYNC установлен, а бит I2C очищен.

Режим SPI имеет следующие возможности:

• 7-ми или 8-разрядные данные • Работа SPI с 3-мя или 4-мя выводами • Режимы ведущий или ведомый • Независимые сдвиговые регистры передачи и приема • Раздельные буферные регистры передачи и приема • Выбираемая полярность UCLK и управление фазой • Программируемая частота UCLK в режиме ведущего • Независимая возможность прерывания для приема и передачи На рис. 14-1 показан USART, сконфигурированный в режиме SPI.

14.2. Функционирование USART: режим SPI В синхронном режиме последовательные данные передаются и принима ются множеством устройств с использованием общего тактирования, обеспе чиваемого ведущим. Дополнительный вывод STE, управляемый ведущим, не обходим для разрешения приема и передачи данных устройством.

Три или четыре сигнала используются для обмена данными через SPI:

• SIMO Вход ведомого, выход ведущего Режим ведущего: SIMO – линия вывода данных Режим ведомого: SIMO – линия ввода данных • SOMI Выход ведомого, вход ведущего Режим ведущего: SOMI – линия ввода данных Режим ведомого: SOMI – линия вывода данных Библиотека Компэла Периферийный интерфейс USART, режим SPI Раздел XIV.

SWRST USPIEx*URXEIE URXWIE SYNC= Управление приемом URXIFGx* FE PE OE BRK Статус приема Буфер приема UxRXBUF LISTEN MM SYNC SOMI Сдвиговый режим приемника RXERR RXWAKE 1 SSEL1 SSEL URXD SP CHAR PEV PENA UCLKS Генератор скорости UCLKI передачи STE ACLK Прескалер/Делитель UxBRx SMCLK SMCLK 11 Модулятор UxMCTL UTXD SP CHAR PEV PENA Сдвиговый режим WUT SIMO передачи Буфер передачи UxTXBUF TXWAKE UTXIFGx* Управление передачей SYNC CKPH CKPL SWRST USPIEx* TXEPT STC UCLK UCLKI Фаза тактирования и полярность * См. справочное руководство конкретного устройства для определения расположения SPR Рис. 14-1. Блок-схема USART в режиме SPI • UCLK Тактирование USART SPI Режим ведущего: UCLK – выход Режим ведомого: UCLK – вход • STE Разрешение передачи ведомого. Используется в 4-выводном режи ме, когда на одной шине может быть много ведущих. Не применяется в 3-выводном режиме.

4-х выводной режим ведущего:

Когда STE имеет высокий уровень, SIMO и UCLK работают как обычно.

Когда STE имеет низкий уровень, SIMO и UCLK устанавливаются на на правление ввода.

Библиотека Компэла MSP430x1xxFamily 4-х выводной режим ведомого:

Когда STE имеет высокий уровень, функционирование RX/TX ведомого от ключено и SOMI принудительно устанавливается на направление ввода.

Когда STE имеет низкий уровень, функционирование RX/TX ведомого разрешено и SOMI работает как обычно.

14.2.1. Инициализация USART и сброс USART сбрасывается сигналом PUC или битом SWRST. После PUC бит SWRST автоматически устанавливается, оставляя USART в состоянии сброса. Когда он ус тановлен, бит SWRST сбрасывает биты URXIEx, UTXIEx, URXIFGx, OE, FE и устанав ливает флаг UTXIFGx. Бит USPIEx не изменяется битом SWRST. Для работы USART необходимо очистить SWRST. См. также раздел «Модуль USART, режим I2C» для USART0, когда он реконфигурируется из режима I2C в режим SPI.

Примечание: Инициализация и реконфигурирование модуля USART Для инициализации/реконфигурирования USART необходим следующий процесс:

1) Установить SWRST (BIS.B #SWRST,&UxCTL) 2) Инициализировать все регистры USART установкой SWRST=1 (включая UxCTL) 3) Включить модуль USART через MEx SFRs (USPIEx) 4) Программно очистить SWRST (BIC.B #SWRST,&UxCTL) 5) Разрешить прерывания (если необходимо) через IEx SFRs (URXIEx и/или UTXIEx) Невыполнение этих действий может привести к непредсказуемому пове дению USART.

Pages:     | 1 | 2 || 4 | 5 |



© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.