WWW.DISSERS.RU

БЕСПЛАТНАЯ ЭЛЕКТРОННАЯ БИБЛИОТЕКА

   Добро пожаловать!

Pages:     | 1 ||

«Издательство ТГТУ Учебное издание КАСЬЯНОВ Александр Николаевич Micro-Cap В СХЕМОТЕХНИКЕ Учебное пособие Редактор З.Г. Чернова Компьютерное макетирование М.А. Филатовой Подписано в печать ...»

-- [ Страница 2 ] --

4.2.3 Сдвигающие регистры Сдвигающие, или последовательные, регистры – это регистры выполняющие сдвиг двоичной информации вправо или влево, в зависимости от управляющих сигналов.

Сдвиг вправо заключается в том, что значение, хранящееся в i-ом разряде, переходит в (i+1)-й раз ряд;

из (i+1)-ого в (i+2)-ой и т.д. Из закона функционирования сдвигающего регистра следует, что в ка ждом разряде регистра одновременно с хранением цифры, имевшейся до сдвига и предназначенной для передачи в следующий разряд, необходимо предусматривать возможность приема новой цифры из пре дыдущего разряда. Эти условия выполняются при построении сдвигающих регистров на двухступенча тых синхронных триггерах, работающих в режиме D, или D-триггерах с динамическим входом синхронизации.

При построении сложных логических схем используются регистры, которые могут выполнять сдвиг кода как вправо, так и влево. Такие регистры называются реверсивными.

Сдвигающие регистры, в которых ввод и вывод двоичного слова производится в последовательном ко де, называют последовательными регистрами.

На рис. 4.19, а сдвигающий (последовательный) регистр построен на D-триггерах с динамическим синхронизирующим входом, которые соединены последовательно таким образом, что сигнал (Qi) с вы хода триггера старшего разряда регистра поступает на информационный вход Di–1 триггера последую щего младшего разряда регистра. Все триггеры управляются a) б) Рис. 4.19 Сдвигающий регистр на D-триггерах:

а – функциональная схема;

б – временная диаграмма работы общим входом синхронизации. Такое соединение D-триггеров обеспечивает сдвиг в регистре информа ции вправо, если управление сдвигом осуществлять синхронизирующими сигналами, называемыми управляющими сигналами сдвига вправо – CLK. Установка регистра в состояние "0000" производится управляющим сигналом CLR.

Информационный вход D используют для подачи двоичного слова последовательно разряд за раз рядом (первым в регистр записывается старший разряд).

Запись в регистр последовательного двоичного кода, например D1D2D3D4=1101, производится че рез информационный вход D следующим образом.

Пусть регистр находится в состоянии "0000". Тогда при D = D0 = l первый сигнал сдвига CLK уста новит триггер X3 в состояние 1, остальные X2, X1 и X0 не изменят своего состояния, т.е. в регистре ус тановится двоичный код "1000" (рис. 4.5, б). При D = X1 = 0 второй сигнал сдвига CLK установит X3 в состояние 0, а его информационное состояние Х0 = 1 будет передано в X2;

X1 и X0 не изменят своих со стояний, т.е. в регистре установится двоичный код "0100" (рис. 4.20, б).

При D = D2 = 1 третий сигнал сдвига CLK установит X3 в состояние 1, а его информационное со стояние X1= 0 будет передано триггеру X2;

с X2 информационное состояние D0 = 1 в X1;

X0 не изменит своего состояния, т.е. в регистре установится двоичный код "1010".

При D = D3 = 1 четвертый сигнал сдвига CLK не изменит состояния триггера X3, содержимое X3 пе редается триггеру X2, и т.д., т.е. в регистре установится код двоичного слова "1101".

Последовательный двоичный код D3D2D1D0 = 1101 из регистра может быть выдан сигналами сдвига CLK в виде высокого (логической 1) и низкого (логического 0) уровней на выходе регистра (рис.

4.19, б).

Как видно из временной диаграммы работы регистра, при считывании информация в регистре теря ется. Если организовать обратную связь путем замыкания выхода Q4 с входом D, то при считывании организуется цепь связи младшего разряда регистра со старшим и тогда одновременно будет происхо дить его перезапись. Такие регистры принято называть кольцевыми регистрами.

Двоичный код, хранимый в регистре (рис. 4.19, а), может быть снят в виде параллельного кода с выходов Q (прямой код) или Q (обратный код) всех триггеров регистра.

Сдвигающие регистры с цепями приема двоичной информации в последовательном коде и выдачи – в параллельном коде называют последовательно-параллельными регистрами, а также преобразова телями последовательного двоичного кода в параллельный двоичный код.

Сдвигающие регистры с цепями приема двоичной информации в параллельном коде и выдачи – в последовательном коде называют параллельно-последовательными регистрами или преобразова телями параллельного двоичного кода в последовательный двоичный код.

В качестве примера на рис. 4.20 приведена функциональная схема трехразрядного параллельно последовательного регистра на синхронных двухступенчатых JK-триггерах.

Рис. 4.20 Параллельно-последовательный регистр на JK-триггерах Параллельный двоичный код D1D2D3 преобразуется в последовательный следующим образом. По сигналу WR параллельный двоичный код D1D2D3 с U7 – U8 проходит через логические схемы И (схему управления U1 – U6) и поступает в парафазном коде на входы сдвигающего регистра (Рг) выполненного на триггерах X1 – X3;

в Рг записывается двоичный код D1D2D3.

Выдача из Рг, хранимого двоичного кода D1D2D3 в последовательном коде производится сигнала ми сдвига вправо (CLK). При этом последовательный двоичный код может быть снят старшим разрядом вперед, т.е. D3D2D1 с выхода регистра Q3 в виде логических уровней.

В цифровых системах при построении сложных логических схем используются также реверсивные сдвигающие регистры. – регистры, двоичная информация в которых может сдвигаться как вправо, так и влево по регистру.

На рис. 4.21 приведена функциональная схема трехразрядного реверсивного сдвигающего регистра на D-триггерах с динамическим синхронизирующим входом СLK.

Сдвиг двоичного кода в регистре вправо или влево задается разрешающим уровнем логической или на входе ER (сдвиг вправо), или на входе EL (сдвиг влево) и производится под воздействием сигна ла сдвига (СLK), подаваемого на синхронизирующий вход всех D-триггеров регистра. Под воздействи ем каждого СLK происходит сдвиг на один разряд вправо или влево.

Рис. 4.21 Реверсивный сдвигающий регистр на D-триггерах Режимы работы ИР Выводы Режимы М0 М 0 0 Хранение 0 1 Сдвиг влево 1 0 Сдвиг вправо Параллельная 1 запись Рис. 4.22 Условное графическое обозначение и режимы работы универсального регистра К555ИР11 и его зарубежного аналога 74LS В интегральной технике получили распространение регистры универсального типа с логикой, обес печивающей возможность организации регистра любого типа. На рис. 4.22 приведено условное графи ческое обозначение универсального регистра К555ИР11 и его зарубежного аналога 74LS194 с обозначе ниями входов и выходов:

R (CLRBAR) – вход для установки регистра в нулевое состояние;

D0 > (SR_SER) – вход для последовательного ввода данных в регистр при сдвиге вправо;

D3 > (SL_SER) – вход для последовательного ввода данных в регистр при сдвиге влево;

D1, D2, D3, D4 (A, B, C, D) – входы для параллельного ввода данных в регистр;

М00, М01 (S0, S1) – входы, определяющие режимы работы регистра;

С (CLK) – вход для сигналов сдвига.

Q0, Q1, Q2, Q3 (QA, QB, QC, QD) – выходные разряды регистра.

4.3 СЧЕТЧИКИ Счетчиком называется последовательностное устройство, предназначенное для счета входных импуль сов и фиксации их числа в двоичном коде.

В качестве входных сигналов понимаются как перепады уровня напряжения или тока, так и им пульсы.

Счетчики, как и сдвиговые регистры, строятся на основе N однотип ных связанных между собой разрядных схем, каждая из которых в общем случае состоит из триггера и некоторой комбинационной схемы, предна значенной для формирования сигналов управления триггером.

В цифровых схемах счетчики могут выполнять следующие микроопе рации над кодовыми словами:

• установка в исходное состояние (запись нулевого кода);

• запись входной информации в параллельной форме;

• хранение информации;

• выдача хранимой информации в параллельной форме;

• инкремент – увеличение хранящегося кодового слова на единицу;

• декремент – уменьшение хранящегося кодового слова на единицу.

4.3.1 Основные параметры и классификация счетчиков Основным статическим параметрами счетчика являются:

• модуль счета M, или коэффициент пересчета K, который характеризует максимальное число импульсов, после прихода которых счетчик устанавливается в исходное состояние.

• информационная емкость – максимальное число сигналов, которое может быть подсчитано счетчиком. Максимальное число N, которое может быть записано в счетчике равно (2n – 1), где n – чис ло разрядов счетчика. Каждый разряд счетчика включает в себя триггер.

Основными динамическими параметрами, определяющими быстро действие счетчика, являются:

• время установления выходного кода – tk, характеризующее временной интервал между момен том подачи входного сигнала и моментом установления нового кода на выходе;

• разрешающая способность – это минимальное время между двумя последовательно посту пающими сигналами, которые надежно фиксируются счетчиком;

• максимальное быстродействие счетчика – величина, обратная разрешающей способности и равная числу сигналов, фиксируемых счетчиком в единицу времени.

Счетчики различаются назначением, типом и количеством используемых триггеров, режимами ра боты, порядком изменения состояния, организацией связей между триггерами счетчика и другими осо бенностями его структуры.

Счетчики могут быть одноразрядные, многоразрядные, двоичные, десятичные, а также с любым иным целым по значению коэффициентом пересчета K.

По порядку изменения состояния счетчики делятся на счетчики с естественным и на счетчики с произвольным (принудительным) порядком изменения состояния.

В счетчиках с естественным порядком изменения состояния значение кода каждого последую щего состояния счетчика отличается на единицу от кода предыдущего состояния. В счетчиках с про извольным порядком изменения состояния значения кодов соседних состояний могут отличаться бо лее чем на единицу.

Счетчики с естественным порядком изменения состояний подразделяются на простые (суммирую щие и вычитающие) и реверсивные, которые в зависимости от управляющих сигналов могут работать как в режиме сложения, так и в режиме вычитания.

По способу организации счета счетчики делятся на асинхронные и синхронные. В асинхронных счетчиках переключение триггеров происходит последовательно во времени, в синхронных счетчи ках – параллельно (одновременно) во времени.

По значению модуля счета счетчики подразделяют на:

• двоичные, модуль счета которых равен целой степени числа 2 (M=2n);

• двоично-кодированные, в которых модуль счета может принимать любое значение, не равное целой степени числа 2.

По направлению счета счетчики подразделяют на:

• суммирующие, выполняющие микрооперацию инкремента над хранящимся кодовым словом • вычитающие, выполняющие микрооперацию декремента над хранящимся кодовым словом • реверсивные, выполняющие в зависимости от значения управляющего сигнала над хранящимся кодовым словом микрооперацию инкремента или декремента По способу организации межразрядных связей счетчики делятся на:

• счетчики с последовательным переносом, в которых переключение триггеров разрядных схем осуществляется последовательно один за другим • счетчики с параллельным переносом, в которых переключение всех триггеров разрядных схем осуществляется одновременно по сигналу синхронизации • счетчики с комбинированным последовательно-параллельным переносом, при котором ис пользуются различные комбинации способов переноса.

Одноразрядные двоичные счетчики строятся на основе Т-триггеров, осуществляющих сложение по модулю 2, т.е. счет и хранение не более двух сигналов в соответствии с характеристическим уравнением Qt +1 = Tt Qt Tt Qt. (4.11) В общем случае n-разрядный двоичный счетчик осуществляет сложение по модулю 2.

4.3.2 Суммирующие двоичные счетчики Суммирующий счетчик работает по принципу суммирования сигналов, поступающих на его вход. В суммирующих двоичных счетчиках счетный вход каждого последующего триггера соединен с выходом предыдущего таким образом, что при переходе триггера младшего разряда из состояния 1 в состояние в цепи переноса между триггерами появляется сигнал переноса, под воздействием которого триггер следующего разряда изменяет свое состояние на противоположное. В зависимости от способа организа ции цепей переноса различают двоичные счетчики с последовательным, сквозным, параллельным и групповым переносами.

4.3.3 Двоичные счетчики с последовательным переносом Двоичные счетчики с последовательным переносом строятся на основе асинхронных Т-триггеров.

Рассмотрим синтез и работу трехразрядного суммирующего двоичного счетчика с естественным порядком изменения состояний, закон функционирования которого задан таблицей переходов (табл.

4.10).

4.10 Таблица переходов трехразрядного двоичного счетчика Номер вход- Номер вход ного сигнала T0 Q2 Q1 Q0 ного сигнала T0 Q2 Q1 Q Т0 Т 1 1 0 0 0 5 1 1 0 0 0 0 1 0 1 0 2 1 0 0 1 6 1 1 0 0 0 1 0 0 1 1 3 1 0 1 0 7 1 1 1 0 0 1 1 0 1 1 4 1 0 1 1 8 1 1 1 0 1 0 0 0 0 0 Из табл. 4.10 следует, что изменение младшего разряда Q0 связано с изменением единичного значе ния сигнала счета Т0 на нулевое, а изменение состояния каждого последующего разряда QI связано с из менением единичного состояния на нулевое предыдущего Qi–1 разряда. Таким образом в счетчике сиг налы переноса распространяются последовательно от младшего разряда к старшему.

Так как каждый триггер счетчика осуществляет сложение по модулю 2, то закон функционирования трехразрядного суммирующего двоичного счетчика может быть представлен характеристическими уравне ниями (4.12).

Q0(t +1) = Q0tT0t Q0tT0t ;

Q1(t +1) = Q1tT1t Q1tT1t ;

(4.12) Q2(t +1) = Q2tT2t Q2tT2t.

На рис. 4.24, а приведена принципиальная схема асинхронного суммирующего двоичного счетчика на Т-триггерах, которые получены из универсальных JK-триггеров. Генератор Log1 является генерато ром высокого логического уровня.

Перед началом счета сигналом CLR счетчик устанавливается в состояние "000". Из временной диа граммы работы счетчика (рис. 4.24, б) видно, что после прихода 7-го входного сигнала на вход CLK по казание счетчика будет "111". При поступлении 8-го входного сигнала CLK счетчик переходит в исход ное состояние "000". При этом на выходе счетчика Q2 в результате перехода триггера X3 в состояние возникает сигнал переноса, который называют сигналом переполнения счетчика.

а) б) Рис. 4.24 Асинхронный суммирующий двоичный счетчик с цепями последовательного переноса на JK-триггерах:

а – функциональная схема;

б – временная диаграмма работы Быстродействие двоичного счетчика с последовательным переносом зависит то быстродействия триггера младшего разряда, так как каждый последующий триггер уменьшает частоту следования сиг налов, поступающих на его вход, и определяется временем Тсч распространения сигналов переноса.

Максимальное время Тсч. макс установления кода в счетчике с последовательным переносом равно:

Тсч. макс = ntT, (4.13) где n – число разрядов счетчика;

tT – время задержки сигнала в одном разряде счетчика, т.е. триггере.

Как видно из выражения (4.13), с увеличением разрядности счетчика удлиняется время задержки сигнала в счетчике, а следовательно, понижается предельная частота его работы. Счетчики с последова тельным переносом при их построении требуют минимальное количество элементов и межэлементных связей.

Асинхронный суммирующий двоичный счетчик может быть реализован на D- и JK-триггерах, рабо тающих в режиме счетного Т-триггера.

В этом случае он описывается характеристическим уравнением (4.12).

Следует иметь в виду, что, счетчики на JK-триггерах по сравнению со счетчиками на D-триггерах имеют большие аппаратурные затраты и меньшее быстродействие.

4.3.4 Двоичные счетчики со сквозным переносом Для ускорения работы счетчика необходимо, чтобы изменение состояний отдельных разрядов в счетчике происходило не последовательно, а непосредственно вслед за приходом очередного счетного сигнала.

Анализируя табл. 4.10 можно заметить, что переключение каждого триггера возможно, если на его счетном входе Т будет 1. Переключение каждого последующего триггера произойдет только в том слу чае, если все предшествующие триггеры младших разрядов находятся в состоянии 1. Так, если n разрядный счетчик находится в состоянии 00..... 1111, то следующее его состояние 00.... 10000, причем старшие разряды счетчика не изменяют своего состояния. Отсюда следует, что i-й разряд n-разрядного счетчика может переключаться в следующее состояние, если Qi-1 Qi-2... Q1 Q0 = 1, (4.14) где i = 0, 1, 2,..., (n–1).

Если условие (4.14) не выполняется, то разряд сохраняет предыдущее состояние. На основе указан ного правила формирования переносов, переносы из младших разрядов счетчика в старшие разряды мо гут быть организованы по следующим логическим выражениям:

T1 = Q0 T T2 = Q1 T (4.15) LL Ti = Qi-1 Ti- или Ti =Qi-1 Qi-2 LQ1. (4.16) Счетчик, разряды которого построены в соответствии с уравнениями (4.15), носит название счет чика со сквозным переносом.

Для построения двоичных счетчиков со сквозным переносом используют синхронные Т-триггеры, выполненные из универсальных JK-триггеров.

На рис. 4.25, а представлена принципиальная схема синхронного четырехразрядного суммирующе го двоичного счетчика со сквозным переносом. Цепь сквозного переноса сформирована на элементах U1 и U2. Входной счетный сигнал CLK подается одновременно на синхронизирующие входы CLK триг геров X0, X1, X2, X3, счетчика, а на другие счетные вхо- ды – сигнал Тi определяемый выражением (4.15). Изменение старших разрядов счетчика имеет место то гда и только тогда, когда предшествующие триггеры младших разрядов находятся в состоянии 1. Формиро вание сигнала TI в цепи сквозного переноса обычно заканчивается к моменту прихода счетного сигнала CLK, поэтому практически все триггеры переключаются а) б) Рис. 4.25 Схема счетчика со сквозным переносом (а);

временная диаграмма (б) одновременно. Так, например, после седьмого счетного сигнала CLK на счетных входах триггеров Х1, и Х2 установится уровень логической 1. Поэтому восьмой счетный сигнал CLK вызовет переключение триггеров X0, X1, и X2 из состояния 1 в состояние 0, а триггера Х3 – из состояния 0 в состояние 1. На рис. 4.25, б видно, что появление на выходе вентиля U2 ложного сигнала Т3, вызванного гоночными яв лениями, не приводит к ложному переключению триггера Х3, так как сигнал синхронизации CLK в это время не активен.

Максимальное время Тсч. макс установления кода в двоичном счетчике со сквозным переносом опре деляется временем распространения сигналов переноса и равно;

Tcч.макс = tT + (n - 2)tИ, где tИ – время задержки сигнала на элементе И.

4.3.5 Двоичные счетчики с параллельным (одновременным) переносом Как видно из рис. 4.25, б цепь последовательного сквозного переноса вызывает задержку в асин хронном установлении уровней сигналов Тi. Этот недостаток можно устранить, если в счетчике сфор мировать цепь параллельного (одновременного) сквозного переноса.

а) б) Рис. 4.26 Суммирующий двоичный счетчик с параллельным переносом:

а – принципиальная схема;

б – временная диаграмма Такой счетчик получил название двоичного счетчика с параллельным переносом (рис. 4.26, а) и строится в соответствии с уравнением (4.16). Для его построения используется синхронный Т-триггер.

Цепь параллельного переноса построена на элементах И. Очевидно, что по мере увеличения разрядно сти счетчика требуются схемы И с количеством входов равным n+1, где n – порядковый номер вентиля в счетчике.

Формирование сигналов Тi в цепи параллельного переноса происходит одновременно и заканчива ется к приходу следующего очередного счетного сигнала CLK. Поэтому все триггеры в счетчике как с параллельным, так и со сквозным переносом переключаются практически одновременно. На временной диаграмме (Рис. 4.26, б) видно, что каждый последующий триггер переключается несколько раньше, чем предыдущие.

Поэтому введение цепи параллельного переноса позволяет сократить время распространения сигна лов переноса.

Максимальное время Тсч.макс установления кода в таком счетчике равно: Tсч.макс = tT + tИ.

4.3.6 Синтез суммирующего трехразрядного двоичного счетчика на универсальных JК-триггерах Двоичные счетчики с параллельным переносом, построенные на универсальных JK-триггерах со встроенными логическими элементами И, по структурной организации получаются очень простыми.

Чтобы показать это, рассмотрим синтез суммирующего трехразрядного двоичного счетчика на JK триггерах с цепью параллельного переноса, функционирующего по закону заданному табл. 4.11.

4.11 Таблица переходов трехразрядного двоичного счетчика Номер входного Q2t Q1t Q0t Q2(t+1) Q1(t+1) Q0(t+l) сигнала T 1 0 0 0 0 0 2 0 0 1 0 1 3 0 1 0 0 1 4 0 1 1 1 0 5 1 0 0 1 0 6 1 0 1 1 1 7 1 1 0 1 1 8 1 1 1 0 0 4.12 Соответствие уровня на Для перевода JK-триггера в требуемые состояния необходимо на входе виду перехода его входах J и K иметь определенные логические уровни (табл.

4.12). В табл. 4.12 знак "*" означает, что для Логические уровни данного перехода логический Вид перехода уровень на входе может быть про на входах JК-триггepa извольным. Используя табл. 4.12 и таблицу переходов (табл. 4.11), строятся карты Карно для J и J K K, каждого триггера (рис. 4.27, а, б, в).

В результате склеивания минтермов и минимизации с помощью 0 0 0 * 0 1 1 * карт Карно получим:

1 0 * J0t = K0t =1;

1 1 * Jit = Kit = Q0t;

(4.17) J2t = K2t = Q1tQ0t.

Выражения (4.17) определяют объе Q1t Q0t Q1t Q0t динение JK-триггеров в суммирующем 00 01 11 10 00 01 11 трехразрядном двоичном счетчике c па 0 1 * * 1 0 * 1 1 * Q2t Q2t раллельным переносом (рис. 4.28). Для 1 1 * * 1 1 * 1 1 * J0t= 1 K0t= Х1 не требуются управляющие сигналы, а) и поэтому на его входы J0 и K0 подается Q1t Q0t Q1t Q0t уровень логической 1. Входы Ji и Ki 00 01 11 10 00 01 11 триггера Х2 соединяются с прямым Q 0 * 1 * 1 0 * * 1 Q2t Q2t выходом Х1, а на входы J2 и K2 триггера 1 * 1 * 1 1 * * 1 J1t= Q0t K1t= Q0t Х3 подается сигнал, являющийся конъ б) юнкцией Q0 и Q1 выходов Х1 и Х2, соот Q1t Q0t Q1t Q0t ветственно.

00 01 11 10 00 01 11 0 * * * * Q2t 0 0 0 1 0 Q2t 1 * * * * 1 0 0 1 J2t= Q1tQ0t K2t= Q1tQ0t в) Рис. 4.27 Минимизирующие карты Карно для суммирующего двоичного счетчика с параллельным переносом на JK-триггерах:

а – для J0t и K0t;

б – для J1t и K1t;

в – для J2t и K2t а) б) Рис. 4.28 Суммирующий двоичный счетчик с параллельным переносом на JK-триггерах (а), временная диаграмма (б) 4.3.7 Принцип формирования группового переноса В тех случаях, когда число разрядов счетчика превышает число входов логических элементов И данной серии, счетчик разбивают на группы. Внутри каждой группы счетчика организуют параллель ный перенос, а перенос между группами может быть последовательный, сквозной и параллельный.

Рассмотрим синтез построения цепей группового переноса со сквозным переносом между группами на примере 12-разрядного счетчика. Счетчик разделяется на три группы, каждая из которых представ ляет собой двоичный четырехразрядный счетчик СТ2 с параллельным переносом. Закон формирования сигналов Тi между группами в соответствии с выражением (4.16) может быть представлен в общем ви де:

Tj = Tj -1QkQk +1KQk +m-1, (4.18) где j – номер группы;

k – номер младшего разряда в группе;

т – число разрядов в группе.

Для 12-разрядного счетчика (рис. 4.29) j = 0, 1, 2, 3;

m = 4;

k = 0, 4, 8. Логические выражения (4.8) для сигналов Tj имеют вид:

T1 = T0Q0Q1Q2Q3;

T2 = T1Q4Q5Q6Q7;

T3 = T2Q8Q9Q10Q11.

На рис. 4.29 приведена функциональная схема счетчика со сквозным переносом между группами.

Рис. 4.29 Суммирующий двоичный счетчик со сквозным переносом между группами Двоичные счетчики с групповым переносом, у которых перенос внутри каждой группы и между группами организуется параллельно, называют счетчиками параллельного группового переноса.

Закон формирования сигналов Tj между группами такого счетчика может быть представлен в об щем виде логическим выражением:

T = T0Q0Q1KQjm-1. (4.19) j Для 12-разрядного двоичного счетчика (рис. 4.30) j = 0, 1, 2, 3;

m = 4. Логические выражения (4.19) для сигналов TJ с параллельным переносом между группами будут иметь вид:

T1 = T0Q0Q1Q2Q3;

(4.20) T2 = T0Q0Q1Q2Q3Q4Q5Q6Q7;

T3 = T0Q0Q1Q2Q3Q4Q5Q6Q7(Q8Q9Q10Q11).

Как видно из рис. 4.30, увеличение разрядности двоичного счетчика с параллельным переносом требует увеличения либо числа групп, либо числа разрядов в группе. И то, и другое требуют схем И с большим числом входов или несколько последовательно включенных вентилей И.

Рис. 4.30 Суммирующий двоичный счетчик с параллельным переносом между группами Максимальное время Тсч.макс установления кода в двоичном счетчике с групповым переносом равно n Tсч.макс = tT + tИ.

m 4.3.8 Вычитающие двоичные счетчики Счетчики, реализующие микрооперацию вычитания, строятся аналогично суммирующим двоичным счетчикам с последовательным, сквозным, параллельным и групповым переносом.

Рассмотрим синтез и работу трехразрядного вычитающего двоичного счетчика с последовательным переносом и естественным порядком изменения состояний, закон функционирования которого задан таблицей переходов (табл. 4.13).

Из табл. 4.13 следует, что изменение младшего разряда связано с изменением единичного значения сигнала счета Т0 на нулевое, а изменение состояния каждого последующего разряда Qi связано с изме нением нулевого состояния на единичное предыдущего Qi–1 разряда.

4.13 Закон функционирования двоичного вычитающего счетчика Номер Номер входного Т0 Q2 Ql Q0 входного Т0 Q2 Ql Q сигнала сигнала Т0 Т 1 1 1 1 1 5 1 0 1 0 1 1 0 0 0 1 2 1 1 1 0 6 1 0 1 0 1 0 1 0 0 0 3 1 1 0 1 7 1 0 0 0 1 0 0 0 0 0 4 1 1 0 0 8 1 0 0 0 0 1 1 0 1 1 Каждый триггер вычитающего двоичного счетчика также как и суммирующего, осуществляет сло жение по модулю 2. А поэтому закон функционирования трехразрядного вычитающего двоичного счет чика может быть также представлен характеристическими уравнениями (4.12).

На рис. 4.31, а приведена функциональная схема асинхронного вычитающего двоичного счетчика.

Счетчик построен на асинхронных Т-триггерах. Перед началом счета счетчик во все разряды сигналом PRBAR записывает двоичный код "111" (табл. 4.13). После прихода 7-го входного сигнала CLK показание счетчика будет "000", а 8-й входной сигнал CLK установит счетчик в исходное состояние "111" (рис. 4.31, б).

а) б) Рис. 4.31 Вычитающий двоичный счетчик с цепями последовательного переноса:

а – функциональная схема;

б – временная диаграмма работы Также как и суммирующие, вычитающие двоичные счетчики строятся на D-, JK-триггерах, рабо тающих в режиме Т.

4.3.9 Реверсивные двоичные счетчики Вычитающие двоичные счетчики отдельно используются редко. В реверсивных счетчиках в опера ции вычитания и сложения участвуют одни и те же триггеры. На рис. 4.32, а приведена функциональная схема трехразрядного реверсивного двоичного счетчика на JK-триггерах с последовательным перено сом. Временная диаграмма работы реверсивного счетчика показана на рис. 4.32, б. Межразрядные связи выполнены на элементах И и ИЛИ. Реверсирование достигается тем, что в цепях межразрядных связей производятся передачи сигналов переноса либо с прямых выходов Q триггеров, либо с инверсных Q выходов. В связи с этим реверсивный счетчик помимо информационного входа Т0 имеет управляющие режимом работы счетчика входы: Log1, разрешающий счет при Log1 = 1 (JK-триггер в режиме D триггера);

Add, разрешающий операцию "Сложение", и Sub, разрешающий операцию "Вычитание".

а) б) Рис. 4.32 Реверсивный двоичный счетчик fвх Двоичные счетчики любого типа имеют коэффициент пересчета K = = 2n, где fвх – частота fвых входных сигналов, fвых – частота выходных сигналов.

4.3.10 Синтез пересчетных схем с параллельным переносом на универсальных JK-триггерах Пересчетные схемы с параллельным переносом удобно строить на JK-триггерах со встроенными логическими элементами.

В качестве примера произведем синтез пересчетной схемы с коэффициентом пересчета K = 10 на универсальных JK-триггерах. Из соотношения 2n–1 < K < 2n получим необходимую разрядность пере счетной схемы n = 4, а число запрещенных состояний, возникающих в схеме, определим как: M = 2n – K = 16 – 10 = 6.

Пусть требуется построить пересчетную схему с параллельным переносом и естественным порядком изменения состояний, закон функционирования которой задан табл. 4.14.

4.14 Закон функционирования пересчетной схемы с K = Номер входного Q3t Q2t Q1t Q0t Q3(t+1) Q2(t+1) Q1(t+1) Q0(t+1) сигнала T 1 0 0 0 0 0 0 0 2 0 0 0 1 0 0 1 3 0 0 1 0 0 0 1 4 0 0 1 1 0 1 0 5 0 1 0 0 0 1 0 6 0 1 0 1 0 1 1 7 0 1 1 0 0 1 1 8 0 1 1 1 1 0 0 9 1 0 0 0 1 0 0 10 1 0 0 1 0 0 0 Из табл. 4.12 выберем значения для J и K, при которых триггер переключается из одного состояния в другое, и по табл. 4.14 составим карты Карно для входов J и K, каждого триггера пересчетной схемы.

Например, при Т0 = 1, Q0t переключается в Q0(t+1), т.е. из 0 в 1. По табл. 4.12 определяем логический уровень на входе J0 = 1, а на входе K0 = *, соответствующие этому виду перехода. В картах Карно (рис.

4.33) знак "" означает запрещенные для десятичного счетчика состояния, у которого входы J и K всех триггеров могут принимать произвольное значение (либо 0, либо 1);

знак "*" означает произвольные значения J и K.

После склеивания и минимизации с помощью карт Карно получаем ДНФ для входов J и K каждого триггера пересчетной схемы с параллельным переносом для K = 10, т.е.

J0t = 1;

J1t = Q 0tQ3t ;

J2t = Q0tQ1t;

J3t = Q0tQ1tQ2t;

K0t = 1;

K1t= Q0tQ1t;

K2t = Q0tQ1t;

K3t = Q0t (4.21) На рис. 4.34, а представлена принципиальная схема двоичного счетчика с K = 10, реализующая пе реключательные функции (4.21), а на рис. 4.34, б временная диаграмма работы пересчетной схемы.

Рассмотрим работу схемы. Предположим, что после поступления семи входных сигналов Т0 на схе му показание счетчика достигло "0111" (табл. 4.14). Тогда на входах K триггеров X2, X3, и X4 устано вится уровень логической 1. Тогда, восьмой входной сигнал Т0 вызовет переключение всех триггеров счетчика, т.е. в нем будет записан код "1000". А девятый входной сигнал CLK вызовет переключение только триггера X1, так как триггеры X2, X3 и X4 будут заблокированы по входу J уровнем логическо- Q1t Q0t Q1t Q0t 00 01 11 00 01 11 00 * 1 1 * 00 1 * * Q3tQ2t 01 * 1 1 * Q3tQ2t 01 1 * * 11 X X X X 11 X X X X 10 * * X X 10 * 1 X X J0t= 1 K0t= а) д) Q1t Q0t Q1t Q0t 00 01 11 00 01 11 00 0 1 * * 00 * * 1 Q3tQ2t 01 0 1 * * Q3tQ2t 01 * * 1 11 X X X X 11 X X X X 10 0 0 X X 10 * * X X J1t= Q0tQ3t K1t= Q0t б) е) Q1t Q0t Q1t Q0t 00 01 11 00 01 11 00 * * * * 00 0 0 1 Q3tQ2t 01 * * * * Q3tQ2t 01 0 0 1 * 11 X X X X 11 X X X X 10 0 0 X X 10 0 0 X X J2t= Q0tQ1t K2t= Q0tQt в) ж) Q1t Q0t Q1t Q0t 00 01 11 10 00 01 11 00 0 0 0 0 00 * * * * Q3tQ2t 01 0 0 1 0 Q3tQ2t 01 * * * * 11 X X X X 11 X X X X 10 * * X X 10 0 1 X X J3t= Q0tQ1tQ2t K3t= Q0t г) з) Рис. 4.33 Минимизирующие карты Карно для пересчетной схемы (K = 10) на JK-триггерах а) Рис. 4.34 Пересчетная схема (K = 10) с естественным изменением состояний на JK-триггерах:

а – принципиальная схема;

б – временная диаграмма работы б) го 0 с выходов триггеров X2, X3 и X4, соответственно. Показание счетчика будет "1001". 10-й входной сигнал CLK вызовет переключение только триггеров X1 и X4, а X и X3 будут заблокированы по входу J уровнем логического 0 с выходов соответствующих триггеров.

Счетчик зафиксирует двоичный код "0000", т.е. установится в исходное состояние.

Пересчетные схемы с K = 10 называют декадными счетчиками.

Используя рассмотренный выше способ, можно синтезировать пересчетную схему с любым целым значением коэффициента пересчета K.

4.3.11 Общий метод введения обратных связей Уменьшение числа устойчивых состояний в счетчике прямого счета путем введения обратных свя зей обеспечивает поступление дополнительных сигналов с какого-либо старшего разряда в младшие, обеспечивая при этом изменение естественной последовательности двоичных чисел при подсчете вход ных сигналов.

На триггерах, работающих в счетном режиме Т и имеющих дополнительные входы R и S для синте за пересчетных схем с последовательным переносом, используют так называемый общий метод введе ния обратных связей.

В качестве примера рассмотрим построение пересчетной схемы с обратными связями для K = 12 на синхронных D-триггерах с динамическим управлением, работающих в режиме Т (рис. 4.35, а). В соот ветствии с:

2n-1 K 2n, разрядность пересчетной схемы n = 4;

число запрещенных состояний M:=2n – К = 16 – 12 = 410 = 01002. Закон функционирования такой пересчетной схемы задан таблицей переходов (табл. 4.15), а ее работа иллюстрируется временной диаграммой, приведенной на рис. 4.35, б.

4.15 Закон функционирования пересчетной схемы с K = Номер Номер входного Q3 Q2 Q1 Q0 входного Q3 Q2. Q1 Q сигнала сигнала Т0 Т 1 0 0 0 1 8 1 0 0 2 0 0 1 0 OC* 1 1 0 3 0 0 1 1 9 1 1 0 4 0 1 6 0 10 1 1 1 5 0 1 0 1 11 1 1 1 6 0 1 1 0 12 0 0 0 7 0 1 1 * ОС – обратная связь Рис. 4.35 Пересчетная схема (K = 12) с обратными связями и временная диаграмма При построении схем счетчика с обратными связями в MC5, следует учитывать тот факт, что в цепи обратной связи должен возникать импульс малой длительности, достаточный для установки триггера в единичное состояние. Это достигается путем введения дополнительной последовательности вентилей, которые обеспечивают формирование короткого, импульса Os, отрицательной полярности, в цепи об ратной связи.

Период следования входных сигналов Т0 не может быть меньше 2tT, где tT – время задержки сигнала триггером. В противном случае 8-й входной сигнал Т0 будет воздействовать на триггер Т2 до прихода сигнала на его вход S по цепи обратной связи, что может привести к ошибке в подсчете входных сигна лов. Частота выходных сигналов равна f = fвх/K.

Многоразрядные десятичные счетчики представляют собой "n" декадных счетчиков (n – число де сятичных разрядов счетчика), соединенных между собой цепями переноса.

На рис. 4.36 представлена функциональная схема n-разрядного суммирующего десятичного счетчи ка с последовательным переносом между декадными счетчиками, построенных из двоичных счетчиков.

Сигнал переноса Tj (j = 1, 2, 3,..., п–1) формируется с помощью логических элементов И как логиче ское произведение:

T = T (Q0Q3 ).

j j-1 j- Рис. 4.36 Многоразрядный десятичный счетчик В библиотеке примитивов MC отсутствуют регистры и счетчики. Поэтому для проверки работы по следних, необходимо собирать их из отдельных триггеров. Библиотека цифровых элементов представ ляет широкий выбор моделей микросхем триггеров, регистров, счетчиков различных технологических исполнений.

ЗАКЛЮЧЕНИЕ Использование персонального компьютера создает приемлемую альтернативу учебной лаборатории – виртуальную лабораторию, которая является по существу программой численного расчета схем с ин терфейсом, имитирующим деятельность исследователя в реальной лаборатории.

С помощью численных методов расчета при высоком быстродействии и большом объеме памяти со временных персональных компьютеров можно исследовать настолько сложные модели, что по точности результаты приближаются к экспериментальным исследованиям на реальных объектах.

В учебном пособии схемотехническому моделированию отводится роль инструмента, с помощью которого изучаются схемотехнические решения цифровых схем. Такой подход позволяет организовать обучение не только непосредственно в аудитории, но и при самостоятельном, дистанционном изучении предмета. При этом нужно осознавать, что основная функция моделирующей программы состоит в по лучении численных значений тех или иных переменных, определяемых по достаточно жестким алго ритмам. Интеллектуальная оценка схемы и происходящих в ней процессов лежит на разработчике. Он должен или непосредственно устанавливать параметры элементов схемы, или изменять, или определять целевую функцию для параметрического синтеза.

Задачи проектирования цифровых схем можно успешно решать только при глубоком понимании работы цифровых устройств. Необходимым условием является знание основных количественных соот ношений, характеризующих электрическую схему и являющихся основой для выбора начальных значе ний параметров элементов, а также направления и степени изменения этих параметров.

Автор с благодарностью примет все замечания и пожелания, возникшие при прочтении пособия, пришедшие по электронному адресу: kasal@ mail.sapr.tstu.ru.

СПИСОК РЕКОМЕНДУЕМОЙ ЛИТЕРАТУРЫ 1 Угрюмов Е.П. Цифровая схемотехника. СПб.: БХВ – Санкт-Петербург, 2000.

2 Схемотехника ЭВМ / Под ред. проф. Соловьева. Л., 1988.

3 Панфилов Д.И., Иванов В.С., Чепурин И.Н. и др. Электротехника и Электроника в эксперимен тах и упражнениях: Практикум на Electronics Workbench. В 2 т. / Под общ. ред. проф. Д.И. Панфилова.

М.: Додека, 2000. 600 с.

4 Лачин В.И., Савелов Н.С. Электроника: Учеб. пособие: 3-е изд., перераб. и доп. Ростов н/Д: Изд во Феникс, 2002. 576 с.

5 Букреев И.Н., Горячев В.И., Мансуров Б.М. Микроэлектронные схемы цифровых устройств. М., Советское радио, 1975.

6 Алексеенко А.Г. Основы микросхемотехники. М.: Советское радио, 1977.

7 Потемкин И.С. Функциональные узлы цифровой автоматики. М.: Энергоатомиздат, 1988.

8 Голсуорт Б. Проектирование цифровых логических устройств / Пер. с англ.;

Под ред. Ю.И. Топ чеева. М., Машиностроение, 1985.

9 Хоровиц П., Хилл У. Искусство схемотехники: В 2 т. / Пер. с англ. М., Радио и связь, 1983.

10 Разевиг В.Д. Система схемотехнического моделирования Micro-Cap V. М.: "СОЛОН", 1997.

11 Разевиг В.Д. Система схемотехнического моделирования Micro-Cap 6. М.: "Горячая линия Телеком", 2001.

12 Воробьев Н.В. Сумматоры // Chip News. 2000. № 2. С. 38 – 41.

13 Воробьев Н.В. Сумматоры: определения, классификация, уравнения, структуры и применение // Chip News. 2000. № 3. С. 37 – 40.

14 Cистемы автоматизированного проектирования в радиоэлектронике: Справочник / Е.В. Авдеев, А.Т. Еремин, И.П. Норенков, М.И. Песков;

Под ред. И.П. Норенкова, М., Радио и связь, 1986.

15 Micro-CAP and Micro-LOGIC/ Byte. 1986. Vol. 11. № 6.

16 Micro-CAP. Andrew V. Thompson. Spectrum Software. 1983.

17 Laurenze W. SPICE2: A Computer Program to Simulate Semicondactor Circuits. Memorandum No.

ERL-M520.

18 Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Учебное пособие для втузов. СПб.:

Политехника. 1996.

19 The TTL Data Book. Volume 1. Texas Instruments. 1989.

20 Цифровые интегральные микросхемы: Справочник/ П.П. Мальцев, Н.С. Долидзе, М.И. Критенко и др. М: Радио и связь. 1994.

21 Шило В.Л. Популярные цифровые микросхемы: Справочник. М.: Радио и связь. 1987.

ОГЛАВЛЕНИЕ ВВЕДЕНИЕ ……………………………………………………………..

1 MICRO-CAP – КОМПЬЮТЕРНАЯ СИСТЕМА ПРОЕКТИРОВАНИЯ ……………………………………………… 1.1 Компьютерные модели сигналов и электронных компонент в Micro-Cap …………………………………………….

1.2 Схемотехническое проектирование и анализ средствами Micro-Cap …………………………………………………….

2 АБСТРАКТНЫЙ СИНТЕЗ КОМБИНАЦИОННЫХ СХЕМ ……..

2.1 Этапы синтеза комбинационных схем ……………………...

2.2 Синтез простейших логических схем ……………………….

2.3 Состязания (гонки) в логических схемах …………………...

2.4 Тристабильная схемотехника ……………………………….

3 КОМБИНАЦИОННАЯ СХЕМОТЕХНИКА ЦИФРО ВЫХ СИСТЕМ …………………………………………………………….

3.1 Синтез шифраторов и дешифраторов ……………………… 3.1.1 Многоступенчатые дешифраторы …………………...

3.1.2 Пирамидальные дешифраторы ……………………… 3.1.3 Шифратор ……………………………………………..

3.2 Мультиплексоры и демультиплексоры …………………….

3.3 Узлы двоичной арифметики ………………………………… 3.3.1 Арифметико-логическое устройство ……………….

4 ПОСЛЕДОВАТЕЛЬНОСТНАЯ СХЕМОТЕХНИКА ……………..

4.1 Триггеры ……………………………………………………… 4.1.1 Синхронные RS-триггеры …………………………… 4.1.2 Двухступенчатый синхронный RS-триггер ………… 4.1.3 D-триггер ……………………………………………...

4.1.4 JK-триггер ……………………………………………..

4.1.5 T-триггер ……………………………………………… 4.2 Регистры ……………………………………………………… 4.2.1 Параллельные регистры ……………………………...

4.2.2 Парафазный параллельный регистр ………………… 4.2.3 Сдвигающие регистры ……………………………….

4.3 Счетчики ……………………………………………………..

4.3.1 Основные параметры и классификация счетчиков...

4.3.2 Суммирующие двоичные счетчики ………………… 4.3.3 Двоичные счетчики с последовательным переносом 4.3.4 Двоичные счетчики со сквозным перено сом ……….

4.3.5 Двоичные счетчики с параллельным (од новременным) переносом ……………………………………...

4.3.6 Синтез суммирующего трехразрядного двоичного счетчика на универсальных JK триггерах ………… 4.3.7 Принцип формирования группового пере носа ……..

4.3.8 Вычитающие двоичные счетчики ………………… 4.3.9 Реверсивные двоичные счетчики …………………...

4.3.10 Синтез пересчетных схем с параллель ным переносом на универсальных JK триггерах ……………….

4.3.11 Общий метод введения обратных связей ………….

ЗАКЛЮЧЕНИЕ ………………………………………………………… СПИСОК РЕКОМЕНДУЕМОЙ ЛИТЕРАТУРЫ ……………………..

Pages:     | 1 ||



© 2011 www.dissers.ru - «Бесплатная электронная библиотека»

Материалы этого сайта размещены для ознакомления, все права принадлежат их авторам.
Если Вы не согласны с тем, что Ваш материал размещён на этом сайте, пожалуйста, напишите нам, мы в течении 1-2 рабочих дней удалим его.